ltspice + p-fet aufladung U_GS ladung/entladung

Zucker schrieb:
> Wieso auch immer das geht, denn Source ist Offen, not connected.
> Also, wieso geht das?

Trage die Einzelspannungen auf, dann verstehst du, was sich tut.

Bei der steigenden Flanke geht das Gate erst mal kapazitiv mit auf 3V 
(die Source ebenso). Das Gate geht danach über den 100kOhm gegen 0V, der 
Transistor ist bei 50µs aufgesteuert und Source hängt an Drain -> 
U_GS=-3V.

Zucker schrieb:
> Nach Ende des Pulses entlädt sich U_GS in ca. 10 Mikrosekunden auf ca.
> 1.4 Volt.
> Warum nicht auf 0Volt?

Bei der negativen Flanke der Quelle koppelt das Gate erst mal kapazitiv 
auf -3V, der Transistor bleibt also aufgesteuert und die Source klebt 
bis 53µs am Drainpotential (also an 0V). Sobald sich das Gate über die 
100kOhm wieder weit genug nach oben bewegt hat, sperrt der Transistor. 
Ab jetzt bewegt sich die Source ähnlich wie das Gate, denn sie ist 
kapazitiv ans Gate gekoppelt und die Drain-Source-Strecke ist hochohmig. 
Allerdings macht die Source nicht den vollen weiteren Spannungshub des 
Gates mit, weil die Source auch eine Kapazität gegen das Drain hat 
(kapazitiver Teiler).

Zucker schrieb:
> Ist das in der Realität auch so oder gibt es ein besseres spice modell?!

In der Realität erlebst du mit offenen Anschlüssen an MOSFETs irgendwas, 
das durch parasitäre Größen deiner Schaltung festgelegt ist. Wenn z.B. 
ein Tastkopf mit dranhängt sieht das Verhalten ganz anders aus als ohne.

Ich würde nicht nach einem "besseren" Modell suchen sondern mich fragen, 
wozu die die ganze Betrachtung eigentlich gut sein soll.