Ahoi, mein i.mx28 emuliert unter Linux eine SPI via bit banging. Was dabei herauskommt sieht man im Anhang: Der erste clock cycle ist etwa doppelt solange wie die Restlichen. Ähnlich sieht es mit dem dazugehörigen Daten-Bit aus. Ich lasse mal dahingestellt, was dieses Verhalten auslöst, mich interessiert viel mehr, was der Slave am Bus damit macht. Versteht er das Signal trotzdem, da er einfach auf eine Taktflanke wartet, oder stört ihn ein asymetrischer Takt? Danke schon mal im vorraus!
Angehängte Dateien:
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TEK0000.JPG
(120 KB)
