Ist das ok was hier emuliert wird?

[Peterle A. (Firma: keine) (wanderameise)]

Ahoi,

mein i.mx28 emuliert unter Linux eine SPI via bit banging. Was dabei 
herauskommt sieht man im Anhang: Der erste clock cycle ist etwa doppelt 
solange wie die Restlichen. Ähnlich sieht es mit dem dazugehörigen 
Daten-Bit aus. Ich lasse mal dahingestellt, was dieses Verhalten 
auslöst, mich interessiert viel mehr, was der Slave am Bus damit macht. 
Versteht er das Signal trotzdem, da er einfach auf eine Taktflanke 
wartet, oder stört ihn ein asymetrischer Takt?

Danke schon mal im vorraus!

[Karl H. (kbuchegg)]

Peterle Anonym schrieb:

> Versteht er das Signal trotzdem, da er einfach auf eine Taktflanke
> wartet, oder stört ihn ein asymetrischer Takt?

ersters.

SPI ist flankengetrieben.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peterle Anonym schrieb:
> Versteht er das Signal trotzdem
Wenn man weiß, dass SPI nur gekoppelte Schieberegister sind, und 
Schieberegister mit flankengesteuerten D-Flipflops aufgebaut sind, dann 
ist klar, dass es kein Problem darstellt, wie lange zwischen 2 
Taktflanken gewartet wird. Vor der nächsten Taktflanke muss nur die 
passende Setup-Zeit für die Datensignale eingehalten werden.
http://www.lothar-miller.de/s9y/archives/15-SPI.html

[Peterle A. (Firma: keine) (wanderameise)]

Lothar Miller schrieb:
> Wenn man weiß,

wußte ich nicht, sonst wäre ich nicht hier (:

@Karl Heinz: Danke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peterle Anonym schrieb:
>> Wenn man weiß,
> wußte ich nicht
Man lernt nie aus...  ;-)