Forum: FPGA, VHDL & Co. Probleme mit Generic und Components


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von Patrick B. (p51d)


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Hallo zusammen

Ich wollte mich wieder ein wenig mehr mit VHDL auseinander setzten. 
Dabei bin ich auf Generic gestossen, was doch recht interessant zu 
schein scheint.
Doch als ich es ausprobieren wollte, scheiterte ich...

kann mir jemand weiterhelfen?

Die Datei parity_decoder.vhd
entity parity_decoder is
  Generic (bits : POSITIVE := 8);
   Port ( input : in  STD_LOGIC_VECTOR (bits-1 downto 0);
          output : out  STD_LOGIC);
end parity_decoder;

architecture Behavioral of parity_decoder is
begin
  process(input)
    variable temp : STD_LOGIC;
  begin
    temp := '0';
    for i in 0 to bits-1 loop
      temp := temp xor input(i);
    end loop;
    output <= temp;
  end process;
end Behavioral;

Und dann noch test_parity_vhd
entity test_parity is
    Port ( test_in1 : in  STD_LOGIC_VECTOR(7 downto 0);
        test_in2 : in  STD_LOGIC_VECTOR(3 downto 0);
           test_out1 : out STD_LOGIC;
        test_out2 : out STD_LOGIC);
end test_parity;

architecture Behavioral of test_parity is
  component parity_decoder
    Generic (bits : POSITIVE);
    Port ( input : in  STD_LOGIC_VECTOR (bits-1 downto 0);
         output : out  STD_LOGIC);
  end component;
  
  signal in1 : std_logic_vector(7 downto 0);
  signal in2 : std_logic_vector(3 downto 0);
  signal out1 : std_logic;
  signal out2 : std_logic;
begin

  -- Komonenten instazieren
  parity1 : parity_decoder 
    generic map (bits => 8) 
    port map(input => in1,
          output => out1);
          
  parity2 : parity_decoder 
    generic map (bits => 4) 
    port map(input => in2,
          output => out2);
  -- Logik
  process(test_in1, test_in2)
  begin
    in1 <= test_in1;
    in2 <= test_in2;
    test_out1 <= out1;
    test_out2 <= out2;
  end process;

end Behavioral;

in einer testbench werden die Signale test_out1 und test_out2 nie 
gesetzt.

Besten Dank
Patrick

: Bearbeitet durch User
von dden (Gast)


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Wieso machst du die Zuweisungen in einem Prozess?
Aber was solls da fehlen ganz einfach out 1 und 2 in der 
Sensitivity-Liste.

Mfg

von Duke Scarring (Gast)


Angehängte Dateien:

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Patrick B. schrieb:
> kann mir jemand weiterhelfen?
Deine VHDL-Dateien sind fehlerhaft, da fehlen die verwendeten 
Bibliotheken:
$ vcom *.vhd
Start time: 08:25:42 on Mar 16,2015
vcom parity_decoder.vhd parity_decoder_tb.vhd
Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct  7 2014
-- Loading package STANDARD
-- Compiling entity parity_decoder
###### parity_decoder.vhd(3):    Port ( input : in  STD_LOGIC_VECTOR (bits-1 downto 0);
** Error: parity_decoder.vhd(3): (vcom-1136) Unknown identifier "STD_LOGIC_VECTOR".
###### parity_decoder.vhd(4):           output : out  STD_LOGIC);
** Error: parity_decoder.vhd(4): (vcom-1136) Unknown identifier "STD_LOGIC".
###### parity_decoder.vhd(5): end parity_decoder;
** Error: parity_decoder.vhd(5): VHDL Compiler exiting
End time: 08:25:42 on Mar 16,2015, Elapsed time: 0:00:00
Errors: 3, Warnings: 0

Mit Korrekturen läßt sich der Code compilieren und simulieren. 
Allerdings ist Deine Testbench etwas schräg, da in Testbenches 
üblicherweise keine Ein- und Ausgänge verwendet werden. Außerdem fehlen 
die Stimuli.

Im Anhang findest Du ein Beispiel, wie das mit den Stimuli aussehen 
könnte.

Duke

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