|
Anzeige
|
74xx165 PL Flankengesteuert?
Gast
#4077460
Hallo, weiß jemand auf die schnelle, ob der PL bei 165ern auf (die negative) Flanke triggert? Im NXP Datenblatt gibt es eine Hold Time die Dx vor PL anliegen muss und das Schaltbild gib auch nix her, daher bin ich gerade etwas verunsichert. Konkret geht es darum ob ich die Eingänge während der low Phase von PL definieren kann.
Gast
#4077462
SeDa schrieb: > Konkret geht es darum ob ich die Eingänge während der low Phase von PL > definieren kann. Denke mal für alle YYxxZZZ kan man für PL bzw QM konkret keine Aussage machen. PL ist ein Latch, es ist transparent, solange PL low ist.
Gast
#4077471
SeDa schrieb: > weiß jemand auf die schnelle, ob der PL bei 165ern auf (die negative) > Flanke triggert? Der triggert auf keine Flanke. Guck einfach mal ins Datenblatt. Das Signal ist als "active low" beschrieben, d.h. solange \PL auf low liegt, ist das Latch transparent (z.B. Table 3. "Function table" Zeile 1 und 2 im NXP DS).
Gast
#4077837
Danke für die Rückmeldung. Klar, im Datenblatt steht active low, aber eben das an einem Eingang eine gewisse Zeit ein stabiler Pegel anliegen muss, bevor PL runter gezogen wird hat mich im NXP Datenblatt etwas verwirrt, da es so keinen Sinn macht.
Gast
#4077841
OK, vergesst es, ich habe gerade noch mal ins DB geschaut und festgestellt, dass ich mich verlesen habe. X-/ Antwort schreiben |
Anzeige
|
