Frage zu Verzögerungszeiten im Modell

[rub (Gast)]

Guten Tag Leute,

Es geht um folgendes Modell mit der entsprechenden Simulation (siehe 
Anhang)

d_out erzeugt einen Zählerstand der stets inkrementiert wird solange 
w_out gesetzt ist. Das ist der Ausgangsport des Senders. Dieser 
Zählerstand wird über das Signal fifo_in an den Eingang eines Puffer 
(FIFO) gesendet. Bei der Simulation erkennt man, dass es zwischen 
dout(write_m) und din(FIFO_m) zu keinen Verzögerungen kommt. Das 
verstehe ich aber nicht so ganz. dauert es nicht eine Zeit bis die Daten 
vom Ausgang des Senders am Eingang des FIFOs liegen?

Die nächste Frage wäre warum die Daten am Ausgang des FIFO dann 
verzögert vorliegen wie man in der Abbildung sehen kann?

[jeamnd (Gast)]

Deine Beschreibung ist für mich leider etwas wirr, hoffe ich habe das 
richtig verstanden...

Wie tief ist denn dein FIFO? Ich tippe mal auf 3 Wörter (à 18 bit)? 
Daher deine "Verzögerung" zwischen Ein- und Ausgang, was aber der Sinn 
von dem FIFO ist?!

Ist "din" vom FIFO ein Register? Ich tippe eher auf ein Wire, das wäre 
zwangsläufig identisch zu deinem (hoffentlich) Register "dout" von 
write_m.

[jeamnd (Gast)]

sry, 4 Wörter, zu schnell geschaut ;-)

[Sigi (Gast)]

rub schrieb:
> (FIFO) gesendet. Bei der Simulation erkennt man, dass es zwischen
> dout(write_m) und din(FIFO_m) zu keinen Verzögerungen kommt. Das
> verstehe ich aber nicht so ganz. ...
Das ist eine direkte Leitung, da gibt's keine/kaum Verzögerung.

> Die nächste Frage wäre warum die Daten am Ausgang des FIFO dann
> verzögert vorliegen wie man in der Abbildung sehen kann?
Bedingt durch getaktete Logik im FIFO kommt's nunmal zu
Verzögerungen. Aber um wieviel, das weiss der FIFO-Gott namens
Datasheet.

[Tobias L. (murxwitz)]

Laufzeitlängen werden (normalerweise) nicht mit simuliert.
Das geschiet machher bei der Timinganalyse, die dir den maximale 
Taktrate bestimmt.