Frage zu Verzögerungszeiten im Modell

Deine Beschreibung ist für mich leider etwas wirr, hoffe ich habe das 
richtig verstanden...

Wie tief ist denn dein FIFO? Ich tippe mal auf 3 Wörter (à 18 bit)? 
Daher deine "Verzögerung" zwischen Ein- und Ausgang, was aber der Sinn 
von dem FIFO ist?!

Ist "din" vom FIFO ein Register? Ich tippe eher auf ein Wire, das wäre 
zwangsläufig identisch zu deinem (hoffentlich) Register "dout" von 
write_m.

sry, 4 Wörter, zu schnell geschaut ;-)

rub schrieb:
> (FIFO) gesendet. Bei der Simulation erkennt man, dass es zwischen
> dout(write_m) und din(FIFO_m) zu keinen Verzögerungen kommt. Das
> verstehe ich aber nicht so ganz. ...
Das ist eine direkte Leitung, da gibt's keine/kaum Verzögerung.

> Die nächste Frage wäre warum die Daten am Ausgang des FIFO dann
> verzögert vorliegen wie man in der Abbildung sehen kann?
Bedingt durch getaktete Logik im FIFO kommt's nunmal zu
Verzögerungen. Aber um wieviel, das weiss der FIFO-Gott namens
Datasheet.