Bekomme DAC mit dem DE2-115 nicht zum laufen

[Gerald G. (gerald_g)]

Hallo,

ich wollte zum testen mit der an das DE2-115 angeschlossene Karte ADA 
HSMC ein Signal mit einem Generator erzeugen und einfach wieder am DAC 
ausgeben.
Dachte das ist ganz einfach.
Als das nicht geklappt hat, bin ich dazu übergangen einfach nur mit dem 
DAC ein Signal auszugeben. Hierfür habe ich folgenden Code geschrieben:

library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;

--pin assignment
--ADC_OEA Location PIN_T25
--ADC_OEB Location PIN_T26
--CLOCK_50 Location PIN_Y2
--DAC_MODE Location PIN_H24
--DAC_WRTA Location PIN_H23
--DAC_WRTB Location PIN_M25
--adcA_outofrange Location Y28
--adcB_outofrange Location Y27
--PLL_OUT_ADC[0] Location PIN_G23
--PLL_OUT_ADC[1] Location PIN_G24
--PLL_OUT_DAC[0] Location PIN_V24
--PLL_OUT_DAC[1] Location PIN_V23
--RESET Location PIN_AB28
--PLL_IN_ADC Location PIN_J27
--PLL_IN_DAC Location PIN_J28
--XIN[0] Location PIN_T22
--XIN[1] Location PIN_T21
--XIN[2] Location PIN_R23
--XIN[3] Location PIN_R22
--XIN[4] Location PIN_R21
--XIN[5] Location PIN_P21
--XIN[6] Location PIN_P26
--XIN[7] Location PIN_P25
--XIN[8] Location PIN_N26
--XIN[9] Location PIN_N25
--XIN[10] Location PIN_L22
--XIN[11] Location PIN_L21
--XIN[12] Location PIN_U26
--XIN[13] Location PIN_U25
--XOUT[0] Location PIN_D27
--XOUT[1] Location PIN_D28
--XOUT[2] Location PIN_E27
--XOUT[3] Location PIN_E28
--XOUT[4] Location PIN_F27
--XOUT[5] Location PIN_F28
--XOUT[6] Location PIN_G27
--XOUT[7] Location PIN_G28
--XOUT[8] Location PIN_K27
--XOUT[9] Location PIN_K28
--XOUT[10] Location PIN_M27
--XOUT[11] Location PIN_M28
--XOUT[12] Location PIN_K21
--XOUT[13] Location PIN_K22
--YIN[0] Location PIN_V22
--YIN[1] Location PIN_U22
--YIN[2] Location PIN_V28
--YIN[3] Location PIN_V27
--YIN[4] Location PIN_U28
--YIN[5] Location PIN_U27
--YIN[6] Location PIN_R28
--YIN[7] Location PIN_R27
--YIN[8] Location PIN_V26
--YIN[9] Location PIN_V25
--YIN[10] Location PIN_L28
--YIN[11] Location PIN_L27
--YIN[12] Location PIN_J26
--YIN[13] Location PIN_J25
--YOUT[0] Location PIN_F24
--YOUT[1] Location PIN_F25
--YOUT[2] Location PIN_D26
--YOUT[3] Location PIN_C27
--YOUT[4] Location PIN_F26
--YOUT[5] Location PIN_E26
--YOUT[6] Location PIN_G25
--YOUT[7] Location PIN_G26
--YOUT[8] Location PIN_H25
--YOUT[9] Location PIN_H26
--YOUT[10] Location PIN_K25
--YOUT[11] Location PIN_K26
--YOUT[12] Location PIN_L23
--YOUT[13] Location PIN_L24

entity adctest is
port(  
    --fastclockin : in std_logic;
    clock50mhz_in : in std_logic;
    inputA : in std_logic_vector (13 downto 0);
    inputB : in std_logic_vector (13 downto 0);
    outputA : out std_logic_vector (13 downto 0);
    outputB : out std_logic_vector (13 downto 0);
    adcA_out_enable : out std_logic;
    adcB_out_enable : out std_logic;
    --adc_power_on : out std_logic;
    adcA_outofrange : in std_logic;
    adcB_outofrange : in std_logic;
    adcA_clockout : out std_logic;
    adcB_clockout : out std_logic;
    dacA_clockout : out std_logic;
    dacB_clockout : out std_logic;
    adc_externalclockin : in std_logic;
    dac_externalclockin : in std_logic;
    dac_wrtA : out std_logic;
    dac_wrtB : out std_logic;
    dac_MODE : out std_logic
    );
end adctest;

architecture behave of adctest is
type RAM is array (15 downto 0) of std_logic_vector (13 downto 0);
signal fifo : RAM := (others => (others => '0'));
signal outvalue : std_logic_vector(13 downto 0);
signal counter : signed (13 downto 0);

begin
--  process (fastclockin)
--  begin --process
--  fifo(15 downto 0) <= fifo(14 downto 0) & inputA;
--  -- apply here filter
--  outvalue <= fifo(15)
--  end process;
  
  process (clock50mhz_in)
  begin --process
  if rising_edge(clock50mhz_in) then
  counter <= counter + 100;
  end if;
   end process;
  
--configure adc and dacA_clockout
  adcA_out_enable <= '0'; --disable is '1'
  adcB_out_enable <= '1';
  dac_wrtB <= '0';
  dacB_clockout <='0';
  adcB_clockout <='0';
  dac_MODE <= '1'; --dualmode
  
-- do everything with the 50MHz clock
  adcA_clockout <= clock50mhz_in;
  dacA_clockout <= clock50mhz_in;
  dac_wrtA <= clock50mhz_in;
  outputA <= std_logic_vector(counter); 
        end behave;

Irgendetwas kommt zwar aus dem Ausgang, aber nur mit ein paar mV 
Amplitude. Erkennt jemand einen offensichtlichen Fehler? Der DAC auf dem 
Board ist ein DA9767. Das Timing Diagramm aus dessen Datenblatt habe ich 
angehängt.

[Duke Scarring (Gast)]

Gerald G. schrieb:
> Erkennt jemand einen offensichtlichen Fehler?
Die Testbench fehlt.

Und wenn man die mal eben fix erstellt hat, sieht man auch, das da nix 
passiert, was dem Timingdiagramm irgendwie ähnlich sieht...

Duke

[J. S. (engineer)]

Das ist die kleinere der beiden ADDA Karten, nicht wahr? Ich habe die 
grössere und bei laufen DACs und ADCs korrekt. Du solltest darüber 
nachdenken, einen PLL zu verwenden. Auch wenn es nur 50 MHz sind kommt 
er mit dem Timing besser hin. Die Ein-Ausgänge zum boards müssen schon 
io-mässig gut getaktet werden, um synchron zu sein.

Bei dem anderen packt man über 200MHz, wenn man es richtig macht.

[Gerald M. (gerald_m17)]

Danke schonmal, ja es ist die kleine.
Mit einer PLL hatte ich am Anfang versucht, doch das hat auch nicht 
funktioniert. Ich versuche es dennoch weiter. Der jetzige code hat eine 
PLL darin, doch immer noch nichts.

library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;

entity adctest is
port(  
    --fastclockin : in std_logic;
    clock50mhz_in : in std_logic;
    inputA : in std_logic_vector (13 downto 0);
    inputB : in std_logic_vector (13 downto 0) ;
    outputA : out std_logic_vector (13 downto 0) := (others => '0');
    outputB : out std_logic_vector (13 downto 0);
    adcA_out_enable : out std_logic;
    adcB_out_enable : out std_logic;
    --adc_power_on : out std_logic;
    adcA_outofrange : in std_logic;
    adcB_outofrange : in std_logic;
    adcA_clockout : out std_logic;
    adcB_clockout : out std_logic;
    dacA_clockout : out std_logic;
    dacB_clockout : out std_logic;
    adc_externalclockin : in std_logic;
    dac_externalclockin : in std_logic;
    dac_wrtA : out std_logic;
    dac_wrtB : out std_logic;
    dac_MODE : out std_logic;
    TestLED : out std_logic_vector(13 downto 0)
    );
end adctest;

architecture behave of adctest is

component pll
  PORT
  (
    inclk0    : IN STD_LOGIC;
    c0    : OUT STD_LOGIC 
  );
END component;

type RAM is array (15 downto 0) of std_logic_vector (13 downto 0);
signal fifo : RAM := (others => (others => '0'));
signal outvalue : std_logic_vector(13 downto 0);
signal counter : signed (13 downto 0);
signal clock50mhz3_5ns : std_logic;
signal clock50mhz0ns : std_logic;





begin
c0 : pll port map
  (
    inclk0 => clock50mhz0ns,
    c0  => clock50mhz3_5ns
  );


--  process (clock50mhz0ns)
--  begin --process
--  fifo(15 downto 0) <= fifo(14 downto 0) & inputA;
--  -- apply here filter
--  outvalue <= fifo(15)
--  end process;

  
process (clock50mhz0ns)
  begin --process
  if rising_edge(clock50mhz0ns) then
  counter <= counter + 100;
  end if;
  end process;
  
process (clock50mhz3_5ns)
  begin --process
  if rising_edge(clock50mhz3_5ns) then
  outvalue <= inputA;
  end if;
  end process;
  
--configure adc and dac
  adcA_out_enable <= '0';
  adcB_out_enable <= '1';
  dac_wrtB <= '0';
  outputB <= (others => '0');
  dacB_clockout <='0';
  adcB_clockout <='0';
  dac_MODE <= '1'; --dualmode
  clock50mhz0ns <= clock50mhz_in;
-- do everything with the 65MHz clock
  adcA_clockout <= clock50mhz0ns;
  dacA_clockout <= clock50mhz0ns;
  dac_wrtA <= clock50mhz0ns;
  outputA <= outvalue; -- inputA; --outvalue
  TEstLED <= outvalue;
end behave;

Ich habe das jetzt einmal so eingestellt, dass mit der normalen clock 
der Lese -und Schreibvorgang der Daten beginnt. 3.5ns später wird der 
ADC ausgelesen und der neue wert an den DAC ausgegben. Doch der DAC 
möchte nicht.

[Gerald M. (gerald_m17)]

Aus irgendwelchen Gründen tut es jetzt. Habe nun beide ADCs und DACs 
komfiguriert, dass das Signal einfach durchgeschliffen wird:

library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;

--pin assignment
--ADC_OEA Location PIN_T25
--ADC_OEB Location PIN_T26
--CLOCK_50 Location PIN_Y2
--DAC_MODE Location PIN_H24
--DAC_WRTA Location PIN_H23
--DAC_WRTB Location PIN_M25
--adcA_outofrange Location Y28
--adcB_outofrange Location Y27
--PLL_OUT_ADC[0] Location PIN_G23
--PLL_OUT_ADC[1] Location PIN_G24
--PLL_OUT_DAC[0] Location PIN_V24
--PLL_OUT_DAC[1] Location PIN_V23
--RESET Location PIN_AB28
--PLL_IN_ADC Location PIN_J27
--PLL_IN_DAC Location PIN_J28
--XIN[0] Location PIN_T22
--XIN[1] Location PIN_T21
--XIN[2] Location PIN_R23
--XIN[3] Location PIN_R22
--XIN[4] Location PIN_R21
--XIN[5] Location PIN_P21
--XIN[6] Location PIN_P26
--XIN[7] Location PIN_P25
--XIN[8] Location PIN_N26
--XIN[9] Location PIN_N25
--XIN[10] Location PIN_L22
--XIN[11] Location PIN_L21
--XIN[12] Location PIN_U26
--XIN[13] Location PIN_U25
--XOUT[0] Location PIN_D27
--XOUT[1] Location PIN_D28
--XOUT[2] Location PIN_E27
--XOUT[3] Location PIN_E28
--XOUT[4] Location PIN_F27
--XOUT[5] Location PIN_F28
--XOUT[6] Location PIN_G27
--XOUT[7] Location PIN_G28
--XOUT[8] Location PIN_K27
--XOUT[9] Location PIN_K28
--XOUT[10] Location PIN_M27
--XOUT[11] Location PIN_M28
--XOUT[12] Location PIN_K21
--XOUT[13] Location PIN_K22
--YIN[0] Location PIN_V22
--YIN[1] Location PIN_U22
--YIN[2] Location PIN_V28
--YIN[3] Location PIN_V27
--YIN[4] Location PIN_U28
--YIN[5] Location PIN_U27
--YIN[6] Location PIN_R28
--YIN[7] Location PIN_R27
--YIN[8] Location PIN_V26
--YIN[9] Location PIN_V25
--YIN[10] Location PIN_L28
--YIN[11] Location PIN_L27
--YIN[12] Location PIN_J26
--YIN[13] Location PIN_J25
--YOUT[0] Location PIN_F24
--YOUT[1] Location PIN_F25
--YOUT[2] Location PIN_D26
--YOUT[3] Location PIN_C27
--YOUT[4] Location PIN_F26
--YOUT[5] Location PIN_E26
--YOUT[6] Location PIN_G25
--YOUT[7] Location PIN_G26
--YOUT[8] Location PIN_H25
--YOUT[9] Location PIN_H26
--YOUT[10] Location PIN_K25
--YOUT[11] Location PIN_K26
--YOUT[12] Location PIN_L23
--YOUT[13] Location PIN_L24

entity adctest is
port(  
    --fastclockin : in std_logic;
    clock50mhz_in : in std_logic;
    inputA : in std_logic_vector (13 downto 0);
    inputB : in std_logic_vector (13 downto 0) ;
    outputA : out std_logic_vector (13 downto 0) := (others => '0');
    outputB : out std_logic_vector (13 downto 0) := (others => '0');
    adcA_out_enable : out std_logic;
    adcB_out_enable : out std_logic;
    --adc_power_on : out std_logic;
    adcA_outofrange : in std_logic;
    adcB_outofrange : in std_logic;
    adcA_clockout : out std_logic;
    adcB_clockout : out std_logic;
    dacA_clockout : out std_logic;
    dacB_clockout : out std_logic;
    adc_externalclockin : in std_logic;
    dac_externalclockin : in std_logic;
    dac_wrtA : out std_logic;
    dac_wrtB : out std_logic;
    dac_MODE : out std_logic;
    TestLED : out std_logic_vector(13 downto 0)
    );
end adctest;

architecture behave of adctest is

component pll
  PORT
  (
    inclk0    : IN STD_LOGIC;
    c0    : OUT STD_LOGIC 
  );
END component;

type RAM is array (15 downto 0) of std_logic_vector (13 downto 0);
signal fifo : RAM := (others => (others => '0'));
signal outvalueA, outvalueB : std_logic_vector(13 downto 0);
signal counter : signed (13 downto 0);
signal clock50mhz3_5ns : std_logic;
signal clock50mhz0ns : std_logic;





begin
c0 : pll port map
  (
    inclk0 => clock50mhz0ns,
    c0  => clock50mhz3_5ns
  );


--  process (clock50mhz0ns)
--  begin --process
--  fifo(15 downto 0) <= fifo(14 downto 0) & inputA;
--  -- apply here filter
--  outvalue <= fifo(15)
--  end process;


process (clock50mhz3_5ns)
  begin --process
  if rising_edge(clock50mhz3_5ns) then
  counter <= counter + 100;
  outvalueA <= inputA;
  outvalueB <= inputB;
  end if;
  end process;
  
--configure adc and dac
  adcA_out_enable <= '0';
  adcB_out_enable <= '0';
  dac_MODE <= '1'; --dualmode
--timings
  dac_wrtA <= clock50mhz0ns;
  dac_wrtB <= clock50mhz0ns;
  dacA_clockout <= clock50mhz0ns;
  dacB_clockout <= clock50mhz0ns;
  adcA_clockout <= clock50mhz0ns;
  adcB_clockout <=clock50mhz0ns;
-- wire clock
  clock50mhz0ns <= clock50mhz_in;
--feedback
  outputB <= outvalueB;
  outputA <= outvalueA;
  TEstLED <= inputB;
end behave;

[J. S. (engineer)]

Das kannst Du nur bei geringen Frequenzen so machen. Die Taktausgänge 
brauchen DDR-Outputs und die beiden internen Takte brauchst Du nicht. 
Ich vermute mal, dass Du zuvor nicht mir der richtigen Taktflanke 
gearbeitet hast. Normalerweilse arbeitest Du mit einem System-Synchronen 
internen Takt und sampelst auf der steigenden Flanke. Oder Du schiebst 
den Takt intern um 180 Grad. Was anderes macht im Normalfall keinen 
Sinn. Den "Abstand" zwischen den Daten und dem Takt am Eingang musst Du 
mit Constraints regeln und IO FFs verwenden, damit das korrekt läuft. 
Soweit ich weiss, kommen die Daten bei meinem board mit der steigenden 
Flanke. Also nehme ich sie auch damit an. Bei Center aligned Daten 
brauhts Du den 180 Grad Takt aus der PLL.

[Gerald G. (gerald_g)]

Hi, danke nochmal.
Die 50MHz Clock habe ich der Einfachheit wegen genommen, da die eh schon 
da ist. Nun funktioniert es auch mit der 65MHz Clock. Hierfür habe ich 
zwei PLLs genutzt, eine erzeugt 65MHz, die andere 65MHz mit 3.5ns 
Verzögerung (der DAC braucht 2ns, der ADC 3.5ns).
Ich könnte auch eine 130MHz Clock erzeugen, und mit einem Flipflop zwei 
Takte generieren. Dann würde ich eine PLL sparen, das stimmt.

Jürgen Schuhmacher schrieb:
> Die Taktausgänge brauchen DDR-Outputs

Das verstehe ich leider nicht.

[FPGA-Pongo (Gast)]

Gerald G. schrieb:
> Jürgen Schuhmacher schrieb:
>> Die Taktausgänge brauchen DDR-Outputs
>
> Das verstehe ich leider nicht.

Takte laufen in FPGAs in besonderen Netzen. Diese kann man nicht ohne 
Weiteres auf einen Ausgang geben. Nur mit Deiner FlipFlop Lösung ginge 
das, weil deren Ausgänge "normale" Netze sind, um es laienhaft zu sagen. 
Bei einem normalen FlipFlop bekommst Du dann den halben Takt. Um einen 
Takt voll auszugeben, muss man ein Double Data Rate FF hernehmen, weil 
die Hälfte vom Doppelten der Einfache Takt ist.

Du musst Dich unbedingt in die Hardware einlesen und verstehen, was der 
FPGA so anbietet. Einfach nur VHDL drauflos zu schreiben wird Dich in 
die Irre führen.

Das gilt auch für die beiden PLLs mit den beiden Takten. Da kann 
irgendwas nicht stimmen. Was Du da an Verschieberei gebastelt hast, 
ergibt funktionell keinen Sinn. Das ist garantiert nicht notwendig. 
Höchstwahrscheinlich liegt es sogar an dem verdaddelten Ausgangstakt, 
den du so kurios erzeugst.

[Gerald G. (gerald_g)]

Hi, danke nochmals.

Die extra Clockleitungen kenne ich, mir fehlen nur die Schlagworte um zu 
suchen, wie ich in VHDL explizit schreiben kann dass das signal solch 
eine clock ist.
Im assignment editor in quartus kann ich z.B. die internen Signale gar 
nicht auswählen.

Die 65MHz und die um 3.5ns verzögerte 65MHz clock habe ich mit 2 PLLs 
"gebastelt", hierfür habe ich den IP Core von Quartus genutzt.

Jetzt teste ich allerdings ein mit PLL erzeugtes 250MHz Signal, welches 
ich auf 2 125MHz Signale und eines davon auf 2 62.5MHz Signale.
Die 125MHz wollte ich für LAN und das anlegen der Werte an den DAC 
nutzen (der kann 125MSPS) und die zweite, invertierte 125MHz clock für 
die clock des DACs und das write Signal.
Bei den 62.5MHz Signalen wollte ich das gleiche für die ADCs machen 
(diese können 65MSPS)

Bei den IPs von quartus habe ich eine für clocks gesehen, die nur einen 
Ein- und Ausgang hat. Ist das vielleicht der weg um zu sagen dass diese 
Signale clocks sind? Das wäre bei den Geschwindigkeiten wahrscheinlich 
schon wichtig, damit die Clocks auch schnell durch das FPGA kommen

[FPGA-Pongo (Gast)]

Wenn mich meine Erinnerung nicht täuscht, haben die Altera PLLs beim 
alte GX2 schon 8 Ausgänge. Der "Cyklop" sollte derer wenigstens die 
Hälfte haben.

Das soll aber nicht heissen, das die vielen Takte in Deiner Schaltung 
wirklich klug sind.

[Gerald G. (gerald_g)]

Das DE2-115 hat 4 PLLs
Das mit dem runterteilen stelle ich mir aber in der Hardware ganz 
chillig vor. 250MHz auf der Hauptbahn, kurz bevor der runtergeteilte 
Takt gebraucht wird auf ein Flipflop und dann an den Pin. Also die Bahn 
muss nicht lang sein.

[J. S. (engineer)]

Gerald G. schrieb:
> 250MHz auf der Hauptbahn, kurz bevor der runtergeteilte
> Takt gebraucht wird auf ein Flipflop und dann an den Pin.

Ich glaube, dass Du noch einige Wesentliche Dinge beim FPGA nicht 
verinnerlicht hast. Die Bemerkung "kurz bevor der Takt benötigt wird" 
deutet mir auf Übles hin. Nur kurz dazu: Die Takte in FPGAs liegen auf 
ganz speziellen Leitungen, werden teilweise differenziell geführt und 
sind in der Länge nicht zu beeinflussen. Das ist festgelegt. Wenn die 
Taktleitung läuft, dann läuft sie.

Und das ist der Grund, warum es nicht sinnvoll ist, 250MHz zu erzeugen, 
wenn man 125 braucht. Im Besonderen sind 250MHz Taktfrequenz für einen 
Cyclone II nur mit großen Mühen flächendeckend zu erzielen.

[Gerald G. (gerald_g)]

Das ist ein Cyclone IV
Das mit den Leitungen hatten wir schon. Das passt doch. Quasi überall 
auf der "Clockautobahn" sind die 250Mhz. Ich brauche an einer Stelle die 
125MHz. Also zweigen die 250MHz kurz vor dieser Stelle auf Flipflop. Das 
ist direkt dort wo ich den Takt brauche. Der muss ja nicht 3 mal quer 
durch das FPGA

[J. S. (engineer)]

Gerald G. schrieb:
> Quasi überall
> auf der "Clockautobahn" sind die 250Mhz.

und verbraucht damit an die doppelte Leistung, wie mit 125 MHz. Die 
Taktnetze sind es, die das gros an Strom fressen. Selbst ohne Logik 
brauchen die Strom.

>Das ist ein Cyclone IV

Ja, ich hatte mich vertippt, aber auch mit einem C4 ist das nicht ohne. 
Braucht mit unter eine Reihe zusätzlicher FFs und damit noch mehr 
virtuelle aktive Masse, die bewegt werden will.

[Gerald G. (gerald_g)]

OK, danke nochmal.
Ich fand das halt die "eleganteste" Methode.
Irgendwie muss ich eben ein 125MHz Signal erzeugen, und ein zweites das 
dazu verschoben ist.
Eine andere Möglichkeit als 250MHz oder zwei PLLs verbrauchen kenne ich 
nicht. Und mit beiden scheinst du nicht zufrieden zu sein

Edit: lol, jetzt hab ichs. Ein simples "not clock125MHz" gibt mir eine 
passende, 180° verschobene steigende Flanke.

[J. S. (engineer)]

Gerald G. schrieb:
> Edit: lol, jetzt hab ichs. Ein simples "not clock125MHz" gibt mir eine
> passende, 180° verschobene steigende Flanke.

du gibst das hoffentlich nicht so aus?

[Gerald G. (gerald_g)]

ne, das wird ja nur intern gebraucht, damit ich weiß wann ich die Daten 
abholen kann.
Aber den absolut korrekten Weg hat mir noch niemand gezeigt.