FPGA Serielle Daten multiplexen?

Martin schrieb:
> Wenn man das in der Praxis anders macht bitte darauf hinweisen
Dazu müsste man mehr zum "das" wissen: Quelle, Ziel, Datenraten, 
Taktfrequenzen...

Martin schrieb:
> Bei der Ausgabe vom FPGA würde ich dann einen USB Chip (z.B FX2)
> verwenden.

Naja, nimm gleich den FX3, wenn Du was neues machst. Der ARM ist 
wesentlich angenehmer zu debuggen als der 80C51...

Martin schrieb:
> Ich stehe da noch ganz am Anfang...
Von WAS denn? WAS soll denn das Ganze letztendlich geben?

Ein USB-Wandler gibt ja keinen kontinuierlichen Bitstrom, sondern Daten 
entsprechend einem Protokoll aus.

Martin schrieb:
> Aber wie man einen Datenstrom bei einem FPGA einlesen, serialisieren und
> ausgeben kann dazu fehlt mir nach wie vor das Hintergrundwissen bzw. ich
> erkenne da auch kein Konzept wie man das machen könnte..
Bei einer so allgemeinen Fragestellung kann man nur verallgemeinert 
antworten: den Datenstrom schnell genug einlesen, schnell genug 
verarbeiten und mit der nötigen Geschwindigkeit ausgeben. Das wars.

Bei einem mit 100MHz getakteten FPGA und einer Datenrate von 1MBit/s 
wäre das kein Problem. Bei einer Datenrate von 50MBit/s wäre das schon 
spannender. Deshalb eben die Frage nach dem WOZU...

Die Aufgabenstellung ist viel zu wässrig und abstrakt, als dass man 
daraus eine konkrete Übung mit konkreten Tips machen könnte. Da es aber 
anscheinend erstmal um Grundlagen geht, sollte man ein eher einfaches 
Beispiel wählen, auch nicht mit hohen Takten oder sonstwas. Man sollte 
auch nichts mit mehrfachen Takten etc. nehen, das ist was für die 
höheren Semester. Also ein einfaches System mit EINEM globalen Takt und 
mehreren Daten/Steuereingängen.

Z.B. 2x 8 Bit Dateneingänge mit je einem Data enable Eingang (der 
natürlich nicht permanant aktiv sein kann). Diese werden auf einen 4 Bit 
Datenausgang gemultiplext. Dazu wird auf einer Zusatzleitung eine 
Synchronmarke ausgegeben, damit der Empfänger die Daten wieder 
demultiplexen kann. Alles mit einem globalen Takt. Dafür braucht man ein 
paar Zwischenpuffer, Schieberegister, Zähler und eine kleine state 
machine. Für den Anfang sollte das reichen. Als ersten Schritt erstellt 
man ein Blockschaltbild, dann kann man schrittweise die einzelnen Module 
erstellen, dazu die Testbenches. Wobei hier auf grund der eher geringen 
Komplexität alles in einer VHDL-Entity Platz hat, man muss nicht 
krampfhaft modularisieren. Trotzdem sollten sich die Blöche des 
Blockschaltbildes in den VHDL-Konstrukten wiederfinden lassen.

Und als 2. Aufgabe kann man dann den Demultiplexer entwerfen.

Als Zusatzaufgabe kann man beim MUX eine Fehlererkennung einbauen, wenn 
z.B. die Eingangsdaten zu schell kommen (data enable ist zu oft oder zu 
lange aktiv).