Hallo!
Ich sitze gerade vor einem kleinem Problem in meinem VHDL Design. Ich
verwende in diesem Design eine Haupt-Clock (CLKA) sowie eine davon
abgeleitete (CLKB).
Mein Problem liegt in den Clock-Domain-Übergängen:
__ __
|FFA| -------> |FFB|
^ ^
CLKA CLKB
Daduch, dass CLKB einige Delta-Delays mehr besitzt als CLKA passiert es,
dass der FFB den Ausgang vom ersten FFA bereits im selben Zyklus
sampelt:
1 | ____ ____
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2 | CLKA ____| |____| |____
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3 | _________
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4 | CLKB ____| |_________
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5 | ________________________
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6 | FFA_d
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7 | ___________________
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8 | FFA_q_____|
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9 | ___________________
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10 | FFB_d_____|
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11 | ___________________
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12 | FFB_q_____|
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Ich hoffe es wird deutlich, was ich meine. Mir ist klar, dass es sich
hierbei um ein Simulations"problem" handelt. Meine Idee wäre nun, um ein
"normales" Verhalten des FFs zu erlangen, die CLKA um die selbe Anzahl
an Delta-Delays zu verzögern wie CLKB (variabel). Was wäre hierfür die
einfachste Methode bzw. gäbe es Alternativen?
Grüße