Gast
#4180954
Hi. Wie würdet ihr folgendes angehen: Es gibt einen "Hauptprozessor", von dem über einen kleinen, geräteinternen Bus mit Logikpegeln die Slave Prozessoren (maximal 8) abgefragt werden. Dies soll möglichst schnell und mit geringer Latenz erfolgen und mit wenig Codeaufwand erfolgen. Ob Seriell oder Parallel ist egal. Das ganze soll mit ca 1 Mbit/s arbeiten und den "Backplane Bus" im Gerät darstellen, welcher mit Flachbandleitung und Schneid-Klemm-Steckern realisiert wird. Die UART Schnittstellen der Prozessoren stehen nicht zur Verfügung. SPI ginge möglicherweise. Oder einfach 4-8 Datenleitungen und 1 Taktleitung nehmen? Der Sendendene Prozessor schaltet seinen Port auf Ausgang, legt das Nibble bzw das Byte an und setzt die Bus Clock Leitung auf high, um den anderen Prozessoren mitzuteilen, dass Daten anstehen. Diese lesen die Daten mit der steigenden Flanke der Clock Leitung in ein Register ein. Für das nächste Nibble oder Byte wiederholt sich der Vorgang. Im Ruhezustand sind die Ports bei allen Prozessoren auf Eingang geschaltet. Oder habt ihr eine bessere Idee?