Flipflop/Register-Timing in FPGA bei Enable-Signal

[Markus H. (markushehn)]

Hallo,
ich designe im Moment ein System auf einem FPGA mit VHDL.
Da ist bei mir folgende Frage aufgetreten.

Und zwar wird das Ganze mit einer FSM gesteuert, die auf positive 
Taktflanke triggert.
Mit dieser schalte ich ab und zu ein Enable-Signal ein (also bei einer 
positiven Taktflanke ein) und im nächsten Takt wieder aus (also bei 
nächster positiver Flanke aus).
Das Enable-Signal soll diverse Register steuern (Schieberegister etc.), 
die auch auf positiver Taktflanke schalten.

Nun meine Überlegung:
Bei der positiven Flanke, bei der das Enable-Signal wieder ausgeschaltet 
wird, wird ja dann kurz das Register freigeschaltet.
Macht man das in der Regel so? Ist ja nur ein verschindend kurzer 
Zeitraum.
Kann man das mit der Setup/Hold-Zeit von den Flipflops begründen?
Beim Dateneingang ist das ja so (sonst würden ja Schieberegister nicht 
funktionieren), aber auch beim Enable-Eingang?

Simulation (Behavioral und Timing) haben die richtige Funktion 
bestätigt, habs aber noch nicht auf dem Chip getestet.

Schonmal Danke für Klarheit!

[Markus H. (markushehn)]

Achja, bei der FSM handelt es sich um die Ein-Prozess-Schreibweise. Die 
Ausgänge werden synchron mit dem Takt bei positiver Flanke gesetzt.

[Markus H. (markushehn)]

Keiner ne Idee?

[Peter D. (peda)]

Die ganzen Timings sollten im Datenblatt des entsprechenden FPGA stehen.

Die Anzahl der Leute, die FPGAs programmieren und auch verstehen, dürfte 
sehr überschaubar sein.
Ich würde mal vermuten, auf 1.000.000 CPU-Programmierer kommt 1 
FPGA-Programmierer.

[Falk B. (falk)]

@ Markus Hehn (markushehn)

>Macht man das in der Regel so?

Ja.

> Ist ja nur ein verschindend kurzer Zeitraum.

Was meinst du? Die kurze Zeit, die das Enable Siganl NACH der Taktflanke 
aktiv ist? Das ist normal, das ist bei JEDEM getakteten Signal so.

>Beim Dateneingang ist das ja so (sonst würden ja Schieberegister nicht
>funktionieren), aber auch beim Enable-Eingang?

Ja. Der funktioniert genau so.

Siehe Taktung FPGA/CPLD.

[Markus H. (markushehn)]

Danke für die Antworten!

Falk B. schrieb:
> @ Markus Hehn (markushehn)
>
>>Macht man das in der Regel so?
>
> Ja.
>
>> Ist ja nur ein verschindend kurzer Zeitraum.
>
> Was meinst du? Die kurze Zeit, die das Enable Siganl NACH der Taktflanke
> aktiv ist? Das ist normal, das ist bei JEDEM getakteten Signal so.
>

Ja, das hab ich gemeint.

>>Beim Dateneingang ist das ja so (sonst würden ja Schieberegister nicht
>>funktionieren), aber auch beim Enable-Eingang?
>
> Ja. Der funktioniert genau so.
>
> Siehe Taktung FPGA/CPLD.

Vielen Dank! Genau sowas hab ich gesucht...