Hallo, ich bin mir sicher, ob es das richtige Forum ist, denke aber schon. Ich habe eine Frage zur Ausgangsspannung an den Pins ROUT/LOUT des Codecs TLV320AIC23B von Texas Instruments: Wie sieht der Spannungsverlauf an den genannten Pins aus? Ich habe testweise eine 1kHz Sinusspannung an die Lineinputs gegeben (Amplitude 100mV). Am Ausgang bekomme ich jetzt ein Rechtecksignal mit Frequenz 1kHz und Dutycycle 50%. Wenn ich die Frequenz des Eingangssignals variiere, ändert sich auch die Frequenz des Ausgangssignals entsprechend, die Form (Rechteck) bleibt aber gleich. Ich bin mir nicht sicher, ob das korrekt ist. Der Codec arbeitet ja mit Delta-Sigma AD- bzw. DA-Wandlung. Ich hätte jetzt am Ausgang entweder ein höherratiges Bitstream-Signal erwartet, dass im Mittel meinem Eingangssignal entspricht oder wieder ein Sinussignal, da im Datenblatt auch etwas von interner Filterung steht. Falls das Verhalten korrekt ist stellt sich mir die nächste Frage: Angenommen, ein Signale zwischen 100Hz und 1kHz sollen AD-gewandelt, verarbeitet und wieder DA-gewandelt werden. Um die störenden Frequenzanteile aus dem Rechtecksignal zu entfernen, benötige ich einen Tiefpass. Dieser müsste meinem Verständnis nach steilflankig sein, um die Störanteile zu unterdrücken. Allerdings wäre dann die Dämpfung eines Signals mit 1kHz schon extrem groß. Wie wird in so einem Fall vorgegangen beim Filterentwurf? Ich verwende den Codec zusammen mit dem TMS320C6713 DSK von Spectrum Digital (ist schon älter, ich weiß). Die Ansteuerung erfolgt über einen DSP von TI (C6713), Abtastrate ist 44,1kHz. Danke.
Wastl schrieb: > Wie sieht der Spannungsverlauf an den genannten Pins aus? Das hängt davon ab, wie du den Chip konfiguriert hast. > Am Ausgang bekomme ich jetzt ... Wie hast du das gemessen? Diese Line-Ausgänge wollen eine Impedanz von mindestens 10 kΩ sehen. > Der Codec arbeitet ja mit Delta-Sigma AD- bzw. DA-Wandlung. Aber nicht im "Bypass"-Pfad. > Um die störenden Frequenzanteile aus dem Rechtecksignal zu entfernen, > benötige ich einen Tiefpass. Dieser müsste meinem Verständnis nach > steilflankig sein, um die Störanteile zu unterdrücken. Wegen des Oversamplings benötigt ein Delta-Sigma-ADC eine viel geringere Flankensteilheit.
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Hallo, hier die fehlenden Infos: Am Ausgang war Leerlauf, die 10kΩ minimale Last sollten also eingehalten sein. Eine maximale Last ist im Datenblatt nicht angegeben, Leerlauf sollte also kein Problem sein (oder doch?). Der Bypas war nicht aktiviert (mute), funktioniert aber (habe ich getestet). Im Moment AD-wandle ich das Sinussignal und gebe es über den DSP wieder zur DA-Wandlung zurück (also eine Schleife). Ich will hier nicht ausschließen, dass dort etwas schief läuft. Nochmal zur Flankensteilheit: Wenn das Ausgangssignal wie oben beschrieben ein Rechtecksignal bestimmter Frequenz und Dutycycle 50% ist, nutzt das ganze Oversampling doch nichts? Oder anders gefragt: wo im Ausgangssignal soll das Oversampling stecken?
wastl schrieb: > Im Moment AD-wandle ich das Sinussignal und gebe es über den DSP wieder > zur DA-Wandlung zurück (also eine Schleife). Ich will hier nicht > ausschließen, dass dort etwas schief läuft. Mit der Ausgabe eines festen, bekannten Signals durch den DSP könnte man eine potentielle Fehlerquelle ausschließen. > Wenn das Ausgangssignal wie oben beschrieben ein Rechtecksignal > bestimmter Frequenz und Dutycycle 50% ist, nutzt das ganze Oversampling > doch nichts? Das Ausgangssignal ist analog. Das Problem ist entweder ein Fehler beim Lesen/Ausgeben der digitalen Samples, oder eine falsche Gain-Einstellung.
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