Hallo Leute, ich hoffe auf eure Hilfe. Ich habe ein Problem beim Lösen folgender Aufgabe: Geben Sie für alle möglichen Eingangszustände von A und B die Schaltzustände der Transistoren T1 bis T10 an. A B T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 Q1 Q 0 0 Aus Aus Ein Ein (Aus) Aus Aus (Ein) Ein Ein 1 0 0 1 1 0 1 1 Wäre echt nett, wenn jemand mir auf die Sprünge helfen würde. Laut Lösung sind meine eingeklammerten Ergebnisse falsch, was ich nicht nachvollziehen kann. Bei T5 handelt es sich doch um einen n-Kanal, der bei 0V nicht leitet, also Aus sein müsste? Bei T8 um einen p-Kanal, der müsste doch bei 0V leiten? Denn sonst habe ich anscheinend das Prinzip der Aufgabe nicht verstanden.
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Sven schrieb: > Bei T5 handelt es sich doch um einen n-Kanal, der > bei 0V nicht leitet, Ja > also Aus sein müsste? Nein, wenn T3 und T4 leiten, dann liegt Vdd am Gate von T5 an, er leitet also. > Bei T8 um einen p-Kanal, der > müsste doch bei 0V leiten? Ja, es liegt aber Vdd am Gate an. PS: Ein kleiner Tipp: T1, T2, T3 und T4 bilden ein NOR.
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Achso jetzt verstehe ich es, man darf nicht nur die einzelnen Kanäle sturr betrachten sondern muss das Ganze in Realtion setzen zu den vorherigen Kanälen oder? Eine Sache verstehe ich immer noch nicht, wie kommt man auf Q = 0
Sven schrieb: > wie kommt man auf Q = 0 T8 sperrt, T5 leitet und zieht den Ausgang auf Masse und das ist bei positiver Logik 0.
Das würde doch bedeuten, dass ich sofort die Ergebnisse für Q1 aufschreiben kann. A B Q1 0 0 1 0 1 0 1 0 0 1 1 0
Sven schrieb: > Das würde doch bedeuten, dass ich sofort die Ergebnisse für Q1 > aufschreiben kann. Ja
Ah vielen Dank, ich sehe es jetzt:D. In der nächsten Aufgabe ist gefragt, welche logische Funktion die Schaltung an den Ausgängen Q und Q1 realisiert. Q1 realisiert ein NOR, wie du schon erwähnt hattest. Aber wie kommt man auf diese Formel: Q = 'A B + A 'B ' = negiert
Sven schrieb: > Aber wie kommt man auf diese Formel: > > Q = 'A B + A 'B Ich sehe zwei Möglichkeiten: 1) Alles Kombinationen an den Eingängen durchprobieren, Tabelle aufstellen und DNF bilden. 2) Aus dem Pulldown Netzwerk (T5, T6, T7) kann man Q' ablesen: Parallel = OR, Serie = AND:
1 | Q' = Q1 + AB Q1 = (A + B)' |
2 | Q' = (A + B)' + AB De Morgan |
3 | Q' = A'B' + AB Auf beiden Seiten Invertieren |
4 | Q'' = (A'B' + AB)' X'' = X; De Morgan |
5 | Q = (A'B')' (AB)' De Morgan |
6 | Q = (A + B) (A' + B') Ausmultiplizieren |
7 | Q = AA' + AB' + A'B + BB' XX' = 0 |
8 | Q = 0 + AB' + A'B + 0 X + 0 = X |
9 | Q = AB' + A'B |
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Vielen Dank für deine Hilfe. Das Umformen ist mir klar, aber wie man auf Q' = (A + B)' + A B kommt, ist mir noch nicht ersichtlich und wieso man nur T5-Tt betrachtet.
Sven schrieb: > Ah sorry T5, T6 und T7 meinte ich. Die 3 Transistoren bilden das Pulldown Netzwerk am Ausgang, das Pullup Netzwerk (T8, T9, T10) mach im Normalfall das gleiche nur negiert, also reicht es eines der beiden Anzusehen. P.S. Gerade ist mir aufgefallen, dass in diesem Fall der Weg übers Pullup Netzwerk schneller wäre:
1 | Q = (A'+B')Q1' Q1' = (A + B)'' = (A + B) |
2 | Q = (A' + B')(A + B) Ausmultiplizieren |
3 | Q = AA' + AB' + A'B + BB' XX' = 0 |
4 | Q = 0 + AB' + A'B + 0 X + 0 = X |
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Danke, das mit dem Pullup und Pulldown Netzwerk verstehe ich jetzt. Aber ich kann die erste Zeile „Q' = Q1 + AB” nicht aufstellen. Verstehe ich folgende Zeile richtig? Parallel = OR, Serie = AND T9 und T8 sind in Reihe,also mit einem AND verbunden. T9 und T10 parallel OR verknüpft.
Sven schrieb: > Verstehe ich folgende Zeile richtig? > Parallel = OR, Serie = AND > T9 und T8 sind in Reihe,also mit einem AND verbunden. T9 und T10 > parallel OR verknüpft. So ungefähr T9 und T10 sind parallel und das Ganze in Reihe zu T8, Es ist also Q = (T9 + T10) T8. Weil die Transistoren P-MOS sind, werden die Eingangsvariablen noch invertiert: T9 = A' T10 = B' T8 = Q1', Also: Q = (A'+B')Q1'. Das Pullup Netzwerk macht Q und das Pulldown Q'. Beim PdN werden Eingangsvariablen da es N-MOS sind nicht invertiert.
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Okey soweit klar nur noch eine Kleinigkeit. Ist T8 = Q1' wegen der Vebindung, also weil es mit Q1 verbunden ist?
Joe F. schrieb: > Komplizierter kann man ein XOR nicht bauen ;-) Challenge accepted :-) https://upload.wikimedia.org/wikipedia/commons/thumb/7/70/Cmos_xor.svg/400px-Cmos_xor.svg.png Oder mit nur 6 Transistoren: https://upload.wikimedia.org/wikipedia/commons/d/d8/CmosXORGate.png
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Max H. schrieb: > Oder mit nur 6 Transistoren: > https://upload.wikimedia.org/wikipedia/commons/d/d8/CmosXORGate.png Bei diesem "Spar"gatter gelangen für bestimmte Eingangskombinationen die Eingangssignale unverstärkt an den Ausgang, und eine Last am Ausgang belastet dann auch die Eingangssignale. Deswegen ist es nicht universell einsetzbar. Wenn man mit diesen Nachteilen leben kann, kommt man auch mit nur vier Transistoren aus: http://www.hindawi.com/journals/vlsi/2012/173079.fig.004b.jpg
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