Bit File instabiles Design

[Frank E. (Gast)]

Hallo. Ich bin dabei, ein Hardwaredesign auf einem FPGA umzusetzen. Das 
Design lässt sich in Isim simulieren. Die Ergebnisse sehen gut aus. Auf 
ein Synchrones Design habe ich geachtet. Nun zu meiner Frage: Lade ich 
das Bit-File auf meine Hardware, dann funktioniert das Design. Jedoch 
nicht immer.

Das in VHDL beschriebene Design wurde in die RTL Ebene übersetzt, und 
dann in das Bit-File. Richtig? Was ändert sich dann von einem hochladen, 
zum nächsten hochladen des Bit-Files? Timing Constrains sind doch auch 
im Bit File berücksichtigt.

F

[Klaus (Gast)]

Da nicht klar ist, wie viel Erfahrung Du hast, zunächst einmal zu der 
Frage selbst:

1. Ist es so, das ein gewisses Design nicht anhaltend wie in der 
Simulation funktioniert?
> ... dann funktioniert das Design. Jedoch nicht immer.

2. Oder so, dass das selbe Design einmal, nach dem hochladen des 
Bitfiles funktioniert und nach einem weiteren hoch laden nicht mehr?
> Was ändert sich dann von einem hoch laden, zum nächsten hoch laden
> des Bitfiles?

Dazu noch weitere Angaben:

A) Sind alle Timings mit Constrain/t/s versehen oder nur einige?
B) Ist die Testtiefe in der Simulation 100% oder weniger?

Ganz allgemein kann man sagen, dass im Allgemeinen weder 100% simuliert 
noch alle Signale mit Constraints versehen werden. Mit zunehmender 
Erfahrung kann man einiges davon weglassen bzw. auf den letztlichen 
Funktionstest verschieben. Aber das kann auch mal schief gehen.

Du wirst nicht darum herum kommen, die Fehlfunktion genauer 
festzustellen. Was genau läuft unter genau welchen Umständen schief? 
Allgemeine Aussagen dazu sind einfach nicht sinnvoll - führen zu keiner 
konkreten Maßnahme.

[Duke Scarring (Gast)]

Frank E. schrieb:
> dann funktioniert das Design. Jedoch nicht immer.
Das klingt nach unsynchronisierten Eingängen oder flasch generierten 
Takten.
Kannst Du Deinen Code (inkl. Testbench) hier veröffentlichen?

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Frank E. schrieb:
> dann funktioniert das Design. Jedoch nicht immer.
Wie viele Takte?
Asynchroner Reset?
Nicht einsynchronisierte Eingänge?

> Was ändert sich dann von einem hochladen, zum nächsten hochladen des
> Bit-Files?
Der Reset und damit der Startzeitpunkt einzelner Flipflops einer FSM.