Gibt es so etwas wie eine Verzögerungsleitung (500ns), die bis zu einer oberen Grenzfrequenz (500 kHz) phasenneutral arbeitet? Hintergrund meiner Frage, ich habe einen ADC mit 1 MSPS und zwei Eingängen (AD7476A, Digilentic PmodAD1), den ich für eine abzustastente Signalquelle mit der effektiv doppelten Samplingrate nutzen möchte. Voraussetzung wäre, dass sich das Signal entsprechend verzögert auf den zweiten Eingang legen liesse. Gruß, Burkhard
Normalerweise läßt man einfach den 2. ADC um die halbe Taktdauer verzögert abtasten. Dazu braucht man keine Verzögerungsleitung sondern man gibt dem 2. ADC den invertierten Takt.
Helmut S. schrieb: > Normalerweise läßt man einfach den 2. ADC um die halbe Taktdauer > verzögert abtasten. Dazu braucht man keine Verzögerungsleitung sondern > man gibt dem 2. ADC den invertierten Takt. Wenn das möglich wäre, hätte ich nicht gefragt. Der AD7476A hat eine gemeinsame Clock für beide Eingänge und die Anzahl der Pmod-Anschlüsse an meinem Board ist begrenzt - habe nur einen frei. Burkhard
Burkhard K. schrieb: > Wenn das möglich wäre, hätte ich nicht gefragt Also eine Fehlkonstruktion durch eine weitere kompensieren? Imho ist das kein guter Ansatz.
> Also eine Fehlkonstruktion durch eine weitere kompensieren? > Imho ist das kein guter Ansatz. Die Bewertung des Vorhabens möchte ich lieber selbst vornehmen. Eine Fehlkonstruktion liegt keineswegs vor, es sind allerdings gewisse Rahmenbedingungen (wie Hobbyprojekt auf vorhandener FPGA-Hardware) gegeben. Über Antworten auf meine ursprüngliche Frage würde ich mich freuen. Burkhard
Naja du forderst eine Verzögerungsleitung, die bei der Arbeitsfrequenz geringe Phasenverzerrungen hat. Das läuft m.E. zwangsweise auf ein Sammelsorium von LC-Elementen hinaus oder ein langes Stück Koax (so 100 m RG 174 sollten reichen - aber vielleicht kannst du ja auch Koax mit besonders hohem Verlustfaktor auftreiben).
Gast
#4288241
Burkhard K. schrieb: > Der AD7476A hat eine gemeinsame Clock für beide Eingänge Wo entdeckst du da zwei Eingänge? Zumindest der AD7476 von Analog Devices scheint nur einen zu besitzen, egal bei welcher Modellvariante. http://www.analog.com/media/en/technical-documentation/data-sheets/AD7476_7477_7478.pdf
Er hat das hier: http://www.digilentinc.com/Products/Detail.cfm?Prod=PMOD-AD1 und da steuert ~CS beide ADC an.
Burkhard K. schrieb: > Helmut S. schrieb: >> Normalerweise läßt man einfach den 2. ADC um die halbe Taktdauer >> verzögert abtasten. Dazu braucht man keine Verzögerungsleitung sondern >> man gibt dem 2. ADC den invertierten Takt. > > Wenn das möglich wäre, hätte ich nicht gefragt. Der AD7476A hat eine > gemeinsame Clock für beide Eingänge und die Anzahl der Pmod-Anschlüsse > an meinem Board ist begrenzt - habe nur einen frei. > > Burkhard Neben dem erwähnten 100m Koaxialkabel gibt es auch noch passive LC-Delaylines. Allerdings haben die eine Laufzeittoleranz von +/-25ns. Ein Fehler in der Verzögerungszeit erzeugt Nebenlinien im Spektrum des abgetasteten Signals. http://www.datadelay.com/datasheets/1507.pdf Statt vieler LC-Glieder kann man natürlich auch 20 aktive Tiefpass Filter hintereinanderschalten.
Gast
#4288521
Luther B. schrieb: > und da steuert ~CS beide ADC an. Der ~CS hat mit der AD-Wandlung doch gar nichts zu tun. Der wird nur für die Datenverbindung benötigt. Evtl. könnte man in die SCLK-Leitung des einen ADC einen Inverter einbauen und müßte dann gucken, ob man damit das Timing für Wandlung und SPI unter einen Hut bekommt.
Werner M. schrieb: > Der ~CS hat mit der AD-Wandlung doch gar nichts zu tun. Der wird nur für > die Datenverbindung benötigt. RTFM!!!
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Gast
#4288532
Burkhard K. schrieb: > Voraussetzung wäre, dass sich das Signal entsprechend verzögert auf den > zweiten Eingang legen liesse. Vielleicht gibt es noch irgendwo Eimerkettenspeicher mit ausreichend hoher Taktfrequenz ;-)
Wolfgang A. schrieb: > Burkhard K. schrieb: >> Voraussetzung wäre, dass sich das Signal entsprechend verzögert auf den >> zweiten Eingang legen liesse. > > Vielleicht gibt es noch irgendwo Eimerkettenspeicher mit ausreichend > hoher Taktfrequenz ;-) Dann ist es vorbei mit jeglicher Präzison.
> Der ~CS hat mit der AD-Wandlung doch gar nichts zu tun. Der wird nur für > die Datenverbindung benötigt. > Die fallende Flanke von ~CS schaltet den Eingang von track nach hold. Damit ist die fallende Flanke von ~CS entscheidend. Mein Vorschlag wäre das Board auf getrennte CS und SCLK umzubauen. Dazu müssen zwei weitere Leitungen (~CS2 und SCLK2) vom Basisboard kommen. Alternativ ein zweites A/D Board verwenden. Das Basisboard hat vermutlich mehrere Steckplätze.
Helmut S. schrieb: > Mein Vorschlag wäre das Board auf getrennte CS und SCLK umzubauen. Entweder umbauen oder eigene Platine löten. Helmut S. schrieb: > Dazu > müssen zwei weitere Leitungen (~CS2 und SCLK2) vom Basisboard kommen. So wie ich den TO verstanden habe hat er keine Leitungen mehr frei. Aber SCLK kann durchaus für beide AD benutzt werden. Die ~CS(1/2) Signale für die beiden AD könnte man aus dem gemeinsamen ~CS generieren. Dabei ist es mit einer einfachen Invertierung aber nicht getan da sich die Konvertierung und Datenübertragung in den beiden AD überlappen. Wenn ~CS wieder high geht bricht die Datenübertragung sonst ab. Darum müsste man mit FFs Impulse erzeugen die ~CS kurz auf high ziehen und mit fallender Flanke die Konvertierung u. Datenübertragung triggern.
Was spricht gegen Sample&Hold? Gruß Jobst
Jobst M. schrieb: > Was spricht gegen Sample&Hold? > > > Gruß > > Jobst Weil die interne S/H Stufe hundert mal genauer ist als das was man da außen auf die Schnelle hinzubasteln kann.
Gast
#4288655
Max M. schrieb: > Werner M. schrieb: >> Der ~CS hat mit der AD-Wandlung doch gar nichts zu tun. Der wird nur für >> die Datenverbindung benötigt. > > RTFM!!! Im Timing Diagramm (Figs.21/23) siehst man, dass nach der fallenden Flanke von ~CS die erste fallende Flanke von SCLK bestimmt, wann die Wandlung startet. Für T2 ist in den Timing Specifications nur eine Minimalzeit angegeben, so dass IMHO kein Hinterungsgrund besteht, SCLK diese Flanke um T/2 nach hinten zu verschieben (i.e. zu invertieren).
> dass nach der fallenden
Flanke von ~CS die erste fallende Flanke von SCLK bestimmt, wann die
Wandlung startet.
Da startet die Wandlung aber entscheidend für den Abtastzeitpunkt ist
wann die Eingangsstufe von "track" nach "hold" geht und das passiert mit
der fallenden Flanke von ~CS.
Gast
#4288704
Warum nicht einfach eine schnellere Version von diesem Wandler bestücken? http://www.analog.com/en/products/analog-to-digital-converters/ad-converters/ad7276.html#product-overview http://www.linear.com/product/LTC2366
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