Hallo, ich nutze ein FPGA-Evalboard + HighspeedADA der Firma terasic. Ich taste beide AD-Wandler mit unterschiedlichen Abtastraten ab (Ch0: 65MSa/s und Ch1: 20MSa/s). Für den Kanal Ch1: habe ich zudem noch einen DC-Eingang gebastelt. Der OpAmp greift seine Versorgung über C's gestützt direkt auf dem ADA-Board ab. Nun messe ich mit Ch0 ein ganz seltsames Verhalten. Es handelt sich um ein 14Bit Signal. Wenn ich nichts angeschlossen habe messe ich normalerweise nichts. Also praktisch Rauschen. Nun kommt es aber neuerdings immer wieder zu Ausreissern, bei denen scheinbar alle Bits invertiert werden. Das sah bisher recht zufällig aus. Schaut man sich aber die Abstände an (also die Samples zwischen denen es passiert) ergibt sich eine ganz seltsame Häufung die mich zweifeln lässt, dass es sich um eine zufällige Einstreuung handelt. Das sind Samples die gespeichert wurden: 97259 / 01111111110100 97260 / 01111111110010 97261 / 01111111110101 97262 / 01111111110100 97263 / 11000000000000 97264 / 01111111101011 97265 / 01111111110111 97266 / 01111111111010 97267 / 01111111110100 Histogramm über Auftreten: Samples zwischen dem Auftreten Häufigkeit des Auftretens Zeit bei 65 MSa/s 1 1388 1.53846E-08 297 294 4.56923E-06 594 144 9.13846E-06 891 67 1.37077E-05 1188 35 1.82769E-05 1485 20 2.28462E-05 Hat irgendjemand eine Ahnung wo das herkommen kann? Sind das Einkopplungen der PLL oder irgendwelcher Spannungswandler? Es scheint ja mit der Frequenz von ca. 220 kHz aufzutreten. Hat das irgendwer in ähnlicher Form schon mal gesehen? Und vor allem ... wie umgeht man diesen Fehler? Bisher hatte ich hier noch nie Probleme. Schöne Grüße
Angehängte Dateien:
-
zoom_1.png
1,3 KB -
hist_zoom_1.png
1,2 KB
fritze0815 schrieb: > Schaut man sich > aber die Abstände an (also die Samples zwischen denen es passiert) > ergibt sich eine ganz seltsame Häufung die mich zweifeln lässt, Sieht nach fehlerhafter Signalübrtragung an den Taktgrenzen aus. Woher kommen Deine Takte? Wiviele sind es? Ist das Clock-Domain-Crossing richtig umgesezt worden? Wie wird der ADC getaktet? Wo kommt die Sampleclock her? Duke
Ist das nicht das Zusatzboard zu den Cyclone 4- Eval Kits? Dazu gibt es im Altera Forum eine Diskussion. Der Wandler hat einen eigenen Takt und Du musst Dich da dranhängen.
Etwas code wäre nett. Wie schnell ist der FPGA Takt? Wie synchronisierst du das ADC Signal ein? Wie überträgst du die Daten? Constraints richtig gesetzt?
Hallo, ich denke der erste Beitrag war schon der hilfreichste. Das Problem ist gelöst oder tritt zumindest nicht mehr auf, wenn ich den aktiven DC-Eingang vom zweiten Kanal abbaue/trenne. Scheibar beeinflusst mir die Leistungsabnahme die Taktqualität auf dem ADA. Die Programmierung an sich ist schon ein Jahr alt und hat bisher anstandslos getan was sie sollte. Sobald ich etwas mehr Zeit habe, werde ich mir diese nochmal anschauen müssen. Ich hatte nur adhoc gar keine Ahnung was diesen Fehler verursachen könnte und bin von kapazitiven Überkopplungen auf den Signalleitungen gegangen, die aber im Grunde auch quatsch gewesen wären. Ich werde mir bei Gelegenheit das Taktsignal auf dem Oszi anschauen. Schöne Grüße
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.