FPGA-Ingenieur schrieb im Beitrag #4344093:
> Die Simulation ist hier mit Vorsicht zu genießen, weil sie den
> Jitter
> nicht nachstellt. Da gibt es immer mehrere Kombinationen. Ich würde den
> 100er um 90 Grad verstellen, damit die Taktflanken nicht beieinander
> sind. Dann hast Du engere, aber saubere Verhältnisse. Signalübergabe mit
> Synchronizer.
Das beißt sich wieder mit der oberen Aussage, dass man sich bei der
phasengleichen Anordnung darauf verlassen kann.
Die Verhaltensimulation stellt ja auch keine FF und Gatterdelays dar.
Ich wäre jetzt davon ausgegangen, dass der Jitter in der
clock_uncertainty mit berücksichtigt wird und das Routing
gegebenenfalls, das Datum oder den Clock verzögert. So kenne ich es
zumindest bei einer einzelnen Taktdomän.
Das wären jetzt doch zwei verschiedene Herangehensweisen.