Xilinx 7 Series Gigabit transceiver clk constraints

Die kommen doch eigentlich aus dem festen PLL-Verhältnis der erzeugenden 
CLock, oder?

FPGA-Ingenieur schrieb im Beitrag #4344083:
> Die kommen doch eigentlich aus dem festen PLL-Verhältnis der erzeugenden
> CLock, oder?

Prinzipiell schon, man soll diese aber laut dem AR oben und hier

http://www.xilinx.com/support/answers/64340.html

trotzdem constrainen.

Ich frage mich wer das wieder geschrieben hat mit den 
Rechtschreibfehlern im Text. Sicher einer der vielen Inder!

Egal, es steht ja da:

Du musst den Input und den Output Constrainen, weil der Input für die 
Datenübernahme relevant ist. Die Transceiver-Clock kann er ableiten, 
einen generated clock wird es nicht geben und damit bleibt nur die 
Ausgangsdatenrelation und die kommt vom Folgechip.

FPGA-Ingenieur schrieb im Beitrag #4344104:
> Du musst den Input

Input habe ich constraint, das ist ja einfach das refclk Pin.

> und den Output Constrainen

Darum geht es. Der Output RXOUTCLK/TXOUTCLK der GT_instance wird bei mir 
im FPGA weiter verwendet und laut dem AR soll ich diese constrainen. Ich 
kann nur das constraint im AR nicht nachvollziehen.
Außerdem ist mir nicht klar wie/ob ich es in ISE ebenso machen müsste, 
bzw. dort noch 50% HIGH annehme etc. .

Christian R. schrieb:
> Bei mir hat der den TXOUTCLK immer von sich aus constraint.
> Brr...schlimmes Denglisch. Jedenfalls ist das doch so ein derived
> constraint.

In dem oben verlinkten AR steht dazu aber gerade:

1

This is because there is no timing arc from the GT input clock to output clocks for 7 series devices.

2

3

As a result, automatic clock propagation is not supported.

Also eben nix mit automatisch, sondern man muß es selbst tun.