Pulsweitenmodulation

[nobody (Gast)]

Hallo Leute,

ich bin neu in VHDL Programmieren und habe bei der Frage den Kopf 
zerbrochen, leider funktioniert mein Programm nicht. Ich möchte aber 
auch nicht blind aus dem Internet irgendetwas zusammenbasteln sondern 
mein Code funktionieren bringen.
Es muss ein Signal mit Pulseweiten Modulation erzeugt werden, das 39% 
duty cycle hat. Das FPGA hat ein 50 MHz Clock und die Frequenz des PWM 
Signals soll 100 kHz sein. Was mache ich da falsch???

Der Code:

library IEEE;
use IEEE.std_logic_1164.all;

entity pwm is
    port(   CLK    : in    std_logic;
            O      : out   std_logic);
end pwm;
     
architecture behavior of pwm is
signal newClock : std_logic := '1';   
constant clock_freq : integer := 500; 
constant duty: integer := 0.39*clock_freq/2;  
begin 
  process  (CLK)  
  variable counter : integer range 0 to ((clock_freg/2)-1):= 0;
  begin
  if CLK = '1' and CLK'event then
    if(counter = duty-1) then  
      newClock <= not newClock;
      counter = 0;
    elsif (counter < duty -1) then
      counter = counter +1;
    end if;
    end if;  
  end process;
end behavior;

[Sigi (Gast)]

nobody schrieb:
> constant duty: integer := 0.39*clock_freq/2;

1. Damit wird die DutyCycle-Länge zu 0.39/2.
2. Du setzt nirgends das Signal "O"
(3. verwende besser Signale statt Variablen)

"O" kann z.B. so gesetzt werden:

  ..
  if CLK = '1' and CLK'event then
    if(counter = duty-1) then
      newClock <= not newClock;
      counter = 0;
      O <= '1';     -- !!!!!!!!!!
    elsif (counter < duty -1) then
      counter = counter +1;
      O <= '0';     -- !!!!!!!!!!
    end if;
  end if;
  ..

[Sigi (Gast)]

grosser Fehler, ist schon spät, korrekt z.B.:

  constant duty: integer := 0.39*clock_freq;
  signal pwm : std_logic := '0';

  process  (CLK)
  variable counter : integer range 0 to clock_freg-1 := 0;
  begin
    if CLK = '1' and CLK'event then

      if(counter = duty-1) then
        pwm <= '1';
      end if;

      if(counter = clock_freg-1) then
        newClock <= not newClock;
        counter = 0;
        pwm <= '0';
      elsif (counter < duty -1) then
        counter = counter +1;
      end if;

    end if;
  end process;

  O <= pwm;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nobody schrieb:
> ich bin neu in VHDL Programmieren und habe bei der Frage den Kopf
> zerbrochen, leider funktioniert mein Programm nicht.
Überleg mal, warum es VH-D-L heißt und nicht VH-P-L...

> leider funktioniert mein Programm nicht.
Was funktioniert denn an deiner Beschreibung nicht?
Welche Fehlermeldungen bekommst du?
Was erwartest du?
Was passiert stattdessen?
Wie hast du das festgestellt?
Wie sieht deine Testbench aus?
(gerade so eine PWM ist ja die dankbarste und simpelste Anwendung für 
eine Testbench: Takt anlegen und Waveform ansehen...)

> constant duty: integer := 0.39*clock_freq/2;
Ich kann mir gut vorstellen, dass schon das shiefgeht. Denn VHDL hat 
eine strenge Typenkontrolle. Ohne die Operatoren zu überladen wirst du 
nicht einen integer mit einem float multiplizieren und anschließend 
zuweisen können...

> counter = 0;
Und das geht natürlich auch schief. Ein "=" ist der Vergleichsoperator 
in VHDL...

> variable counter : integer range 0 to ((clock_freg/2)-1):= 0;
clock_freg?
Sag mal, hast du diese Beschreibung überhaupt mal durch den 
Syntax-Check gelassen?

>   newClock <= not newClock;
So werden in einem FPGA keine Takte erzeugt. Nimm stattdessen einen 
Clock-Enable.

> Ich möchte aber auch nicht blind aus dem Internet irgendetwas
> zusammenbasteln
Ich habe "deine"  Beschreibung mal ein wenig angepasst und bekomme damit 
die gewünschte PWM raus. Sieh es dir einfach mal an. Du musst es ja 
nicht kopieren...

library IEEE;
use IEEE.std_logic_1164.all;

entity pwm is
    port(   CLK    : in    std_logic;
            O      : out   std_logic);
end pwm;
     
architecture behavior of pwm is
constant clock_freq : integer := 500; 
constant duty: integer := 199;  
signal counter : integer range 0 to clock_freq := 0;
begin 

  -- PWM-Rampenzähler
  process  (CLK)  begin
    if CLK = '1' and CLK'event then
      if (counter = clock_freq) then  
        counter <= 0;
      else 
        counter <= counter +1;
      end if;  
    end if;  
  end process;

  -- PWM Vergleicher  
  O <= '1' when counter<duty else '0';

end behavior;

Und sieh dir mal meine beiden Kommentare an. Genau das hatte ich im 
Kopf, als ich diese PWM beschrieben habe: ich brauche einen Zähler für 
die "Rampe" und einen Vergleicher. Und wenn ich mir das bildlich 
vorstellen kann, nur dann kann ich es auch beschreiben...

BTW1: was meinst du eigentlich mit "PWM-Takt soll 100kHz sein"? Soll 
sich die PWM dann mit 100kHz wiederholen, oder sollen diese "100kHz" 
nochmal vom PWM-Zähler heruntergeteilt werden, so dass bei einer 
8-Bit-PWM dann am Ausgang 390Hz herauskommen?

BTW2: ein paar Zeilen über jeder Texteingabebox sthet das hier:

Antwort schreiben
Wichtige Regeln - erst lesen, dann posten!
...
Formatierung (mehr Informationen...)
...
    [vhdl]VHDL-Code[/vhdl]

Probiert das mal aus...

[Jan (Gast)]

Lothar M. schrieb:
> architecture behavior of pwm is
> constant clock_freq : integer := 500;
> constant duty: integer := 199;
> signal counter : integer range 0 to clock_freq := 0;
> begin

Ich glaube

 constant duty: integer := 199

 muss 195 sein um genau die 39% duty cycle zu erhalten oder?

Gruß Jan

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jan schrieb:
> 199  muss 195 sein um genau die 39% duty cycle zu erhalten oder?
Kann gut sein. Man kann das auch ausrechnen lassen. Dazu braucht mal 
dann aber noch ein paar Konvertierungen und Casts... ;-)

library IEEE;
use IEEE.std_logic_1164.all;

entity pwm is
    port(   CLK    : in    std_logic;
            O      : out   std_logic);
end pwm;
     
architecture behavior of pwm is
constant f_clk  : integer := 50000000;
constant f_pwm  : integer := 100000;
constant r_pwm  : integer := f_clk/f_pwm;

constant duty   : integer := integer(0.39*real(r_pwm)); 

signal counter  : integer range 0 to r_pwm-1 := 0;

begin 

  process  (CLK)  begin
    if CLK = '1' and CLK'event then
      if (counter = r_pwm-1) then  
        counter <= 0;
      else 
        counter <= counter +1;
      end if;  
    end if;  
  end process;
  
  O <= '1' when counter<duty else '0';

end behavior;

[nobody (Gast)]

Hallo,

Der Fehler mit Fliesskommazahl und integer habe ich später auch gemerkt, 
na ja dumm gelaufen. Tut mir leid, dass ich euch mit so einem öden 
Fehler beschäftigt habe, inklusive syntax Fehler und die Zuweisung des 
Ausgangssignals!
Verstehe aber nicht warum die Variante mit 39*clock_freq/200 nicht 
funktionieren würde.

Danke für die Korrekturen,
nobody.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nobody schrieb:
> Verstehe aber nicht warum die Variante mit 39*clock_freq/200 nicht
> funktionieren würde
Wer sagt das das nicht ginge?
Die Formel würde doch (hinreichend genau) funktionieren...