1 Bit Speicher in CPLD ohne Takt

Ben schrieb:
> RST:     Reset bei steigender Flanke
Ein flankengesteuerter Reset? Das ist mal eine seltsame Forderung.
Denn damit ist dann eigentlich der Reset ein Takteingang und gegenüber 
Err_HW nachrangig.

Wie auch immmer...
> Welches VHDL Konstrukt ist hierfür das Richtige?

1

signal err_int : std_logic;

2

:

3

:

4

    process (err_hw, rst) begin

5

       if (err_hw='1') then

6

           err_int<='1';

7

       elsif rising_edge(rst) then

8

           err_int<='0';

9

       end if;

10

    end process;

Durch diese extrem asynchrone Geschichte hast du natürlich irgendwelchen 
seltsamen Effekten Tür und Tor geöffnet.
Siehe dort: 
http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren
Du musst also mindestens noch das err_int einsynchronisieren.

Was du eigentlich willst ist sowas:
http://www.lothar-miller.de/s9y/archives/19-Kurzer-Spike-in-Puls-umgewandelt.html

Ben schrieb:
> 2) Im betroffenen CPLD gibt es keinen Takt
Dann nimm die Lösung, wie ich sie hingeschrieben habe. Aber wie gesagt: 
die Sache mit der Asynchronität solltest du dir genau, sehr genau 
ansehen...

Ben schrieb:
> Ich wüsste dennoch gerne was eine bessere Lösung wäre.
In deinem Fall gibt es keine "bessere" Lösungen, sondern bestenfalls 
"andere"...

Und es gibt eben keine andere, die diese Forderung erfüllen könnte:
>>> RST:  Reset bei steigender Flanke