Langloch in Eagle

[Eagle Eye Cherry (Gast)]

Hallo,

ich würde gerne in Eagle das folgende Langloch im Footprint hinterlegen 
(siehe Anhang).
Wie macht man sowas in Eagle?
Ich habe einfach ein SMD Pad auf Top- UND Bottom Layer mit selben 
Dimensionen gelegt und die Fräsung im Milling Layer (siehe Anhang).

Lieber wäre mir natürlich ein THT Pad gewesen, aber hier kann man die 
genauen Dimensionen des PADs nicht angeben.

Macht das wie oben erwähnt?
Was genau ist der Milling Layer?
Wenn man dies so realisieren kann, gibt man SMD Pad auf Top- und Bottom 
Layer dasselbe Netz?

Danke

[Dennis X. (Gast)]

Eagle Eye Cherry schrieb:
> Macht das wie oben erwähnt?
Ja macht man in der Regel in Eagle so, solltest aber dennoch deinen 
Fertiger einen kleinen Hinweis geben!
> Was genau ist der Milling Layer?
Fräsung. Wenn oben und unten Kuper ist und dazwischen eine Fräsung wird 
das ganze eine Durchkontaktierung erhalten.
> Wenn man dies so realisieren kann, gibt man SMD Pad auf Top- und Bottom
> Layer dasselbe Netz?
Ja, wenn du es als PAD@1 und PAD@2 definierst und die dann später auf 
das gleiche Signal legst schon.

-D

[Joachim B. (jar)]

ich habe es gerade mal probiert

neues Package, Shape long, Größe nach Wunsch, Drill nach Wunsch, Milling 
selbst gezeichnet, alles frei zu bauen.

Man könnte auch ein Pad aus einem vorhandenen Package mit allen Layern 
kopieren in ein neues Package und dort anpassen.

Ich wundertet mich als ich meine ersten Bestellungen zu deinem DC 
Connector zum Plattenfertiger schickte, LIB con-jack und dort DCJ0202 
verbaut hatte, das kam wider erwarten richtig mit Langloch für die DC 
5,5/2,1 mm Buchse obwohl es in dem Pad nicht sichtbar war, von Milling 
las ich erst hier.

[Falk B. (falk)]

@Eagle Eye Cherry (Gast)

>Ich habe einfach ein SMD Pad auf Top- UND Bottom Layer mit selben
>Dimensionen gelegt und die Fräsung im Milling Layer (siehe Anhang).

Das klingt OK.

>Lieber wäre mir natürlich ein THT Pad gewesen, aber hier kann man die
>genauen Dimensionen des PADs nicht angeben.

Geht nicht. Ausserdem werden THTs gebohrt, Langlöcher aber gefräst.

>Was genau ist der Milling Layer?

Milling = Fräsen

Aber bei der Ausgabe der Gerberdaten musst du aufpassen, denn dein 
Langloch soll ja durchkontaktiert werden. Eigentlich muss man 2 
Gerberdaten erzeugen.

1. Fräsdaten ohne Durchkontaktierung, incl. Umrisse und Innenfräsungen

2. Fräsdaten mit Durchkontaktierung

>Wenn man dies so realisieren kann, gibt man SMD Pad auf Top- und Bottom
>Layer dasselbe Netz?

Dazu musst du beide Pads in der Pinzuordung (CONNECT) verbinden, das 
geht erst ab Eagle 6.x.

[Falk B. (falk)]

@Joachim B. (jar)

>Ich wundertet mich als ich meine ersten Bestellungen zu deinem DC
>Connector zum Plattenfertiger schickte, LIB con-jack und dort DCJ0202
>verbaut hatte, das kam wider erwarten richtig mit Langloch für die DC
>5,5/2,1 mm Buchse obwohl es in dem Pad nicht sichtbar war, von Milling
>las ich erst hier.

Ja, mit der Buchse und auch anderen mit Langlöchern bin ich schon mal 
schön auf die Nase gefallen, als ich eine 4 Lagen Platine gemacht habe. 
Dort fehlt nämlich in den Innenlagen der Isolierabstand zu den oft 
vorhanden Masseflächen! Die muss man mit dem ULP 
make-long-pad-inner-layer.ulp erzeugen!
Das muss man auch erstmal wissen! Aber Glück im Unglück, ich hab die 
PLatine mit Auslöten der Steckverbinder und Auffräsen gerettet, der Rest 
lief fehlerfrei ;-)

[Dennis X. (Gast)]

Falk B. schrieb:
> Die muss man mit dem ULP
> make-long-pad-inner-layer.ulp erzeugen!
> Das muss man auch erstmal wissen! Aber Glück im Unglück, ich hab die
> PLatine mit Auslöten der Steckverbinder und Auffräsen gerettet, der Rest
> lief fehlerfrei ;-)

oO Joa. Danke für den Tipp.
Gleich das Package auf allen/teil Layern anzulegen ist hier 
wahrscheinlich auch keine Lösung oder?

[Christoph db1uq K. (christoph_kessler)]

Laut Ätzwerk ist der Layer 20 "Dimension" für "Leiterplattenkontur & 
Ausfräsungen" zuständig und wird hier kurz "Mil" genannt:
http://www.aetzwerk.de/datenformate_eagle.cfm
Müssten da auch die Langlöcher rein?

[Klaus R. (klara)]

Falk B. schrieb:
> Aber bei der Ausgabe der Gerberdaten musst du aufpassen, denn dein
> Langloch soll ja durchkontaktiert werden. Eigentlich muss man 2
> Gerberdaten erzeugen.

Gerade gestern habe ich auch das erste Mal ein Langloch mit Eagle und 
Layer Milling erzeugt.

Ich möchte einen Bereich auf der Platine mit einen Stahlblechgehäuse 
abschirmen. Dort sind Rastnasen ausgeführt die durch die Fräsung der 
Platine gesteckt werden sollen.

http://www.reichelt.de/Teko-Stahlblech-Gehaeuse/TEKO-4020/3/index.html?&ACTION=3&LA=2&ARTICLE=34043&GROUPID=5202&artnr=TEKO+4020

Jetzt führt die Firma Fischer jedoch aus:

"Mindestabstand von Leiterbildstrukturen und Masseflächen von der 
Fräskontur: 200 µ (8 mil) Kupfer darf nicht angefräst werden."

http://www.fischer-leiterplatten.de/fraesen.htm

Eigentlich möchte ich die Rastnasen verlöten und auch mit dem zentralen 
Massepunkt verbinden. Hat jemand eine Idee?

mfg Klaus

[Boris O. (bohnsorg)]

Klaus R. schrieb:
> Eigentlich möchte ich die Rastnasen verlöten und auch mit dem zentralen
> Massepunkt verbinden. Hat jemand eine Idee?

Ob ein Klecks Lötzinn die 200µm überbrücken kann? Kupfer nicht 
anzufräsen ist Grundforderung bei vielen Platinenherstellern. Allerdings 
gibts auch angesägte Pin-Löcher, d.h. die Stiftleisten-Anschlüsse werden 
außen am Platinenrand platziert und dann in der Mitte abgeschnitten. 
Einige Funktmodule haben solche Einrichtungen und deswegen wird der 
Platinenhersteller schon eine Lösung haben, wenn man ihn nett fragt.

[Eagle Eye Cherry (Gast)]

Hallo,

vielen Dank für die ganzen Antworten.
Schön zu hören, dass die Anderen auch ähnliche Probleme haben.

Bei mir geht es um eine 90° USB Buchse:

http://www.digikey.de/product-detail/de/1051330001/WM9734CT-ND/4037910

Das Footprint sieht jetzt wie folgt aus (siehe Anhang).

Wie bereits erwähnt nur folgende Punkte:
- SMD PAD Auf Bottom Layer
- SMD PAD Auf Top Layer
- Milling auf Layer 46

Fertig.

Es soll eine 4 lagige Platine werden. Die Durchkontaktierung geht also 
folglich durch ALLE Layer?

Habe Eagle 7.5, das folgende sollte also funktionieren:
> Dazu musst du beide Pads in der Pinzuordung (CONNECT) verbinden, das
geht erst ab Eagle 6.x.


Hoffe das klappt so wie freundlicherweise auch schon von Herrn Brunner 
bestätigt!

[Falk B. (falk)]

@ Klaus Ra. (klara)


>"Mindestabstand von Leiterbildstrukturen und Masseflächen von der
>Fräskontur: 200 µ (8 mil) Kupfer darf nicht angefräst werden."

Vorgaben einhalten und 0,2mm Abstand lassen. Das macht das Lötzinn 
schon.

[Dennis X. (Gast)]

Ha! Erst gestern hier auch USB 90°

[Klaus R. (klara)]

Falk B. schrieb:
> Vorgaben einhalten und 0,2mm Abstand lassen. Das macht das Lötzinn
> schon.

Ich habe es hinbekommen. Das Milling habe ich mit einem Restrict 
abgedeckt. Beides ist ein Wire. Das Milling hat eine Breite von 1,27mm 
und eine Länge von 2,22mm. Das Restrict hat eine Breite von 1,68mm und 
überlappt das Milling überall mit gleichen Rand.

Jetzt hatte ich aber ein neues Problem. Über der ganzen Fläche lag ein 
Polygon mit Isolate = 0,6mmm. Dies sorgte für einen Abstand von 0,6mm 
zwischen Milling/Restrict und der Massefläche.

Die "verschwundene" Massefläche habe ich daraufhin wieder mit einem 
Polygon belegt, dieses Mal jedoch mit Isolate = 0mmm.

Das Ganze ist natürlich für Top und Bot durchzuführen. Etwas 
umständlich, aber für meine Zwecke genau das was ich wollte.

Jetzt müsste ich noch etwas Massefläche zum Löten bereitstellen. Damit 
dies verzinnt wird dürfte ein Pad das Richtige sein.

mfg Klaus

[Klaus R. (klara)]

Hallo,
jetzt bin ich doch verunsichert. Welche Flächen werden verzinnt?
Sicher ein PAD. Dem PAD ist Layer 17 zugeordnet, das zugleich Top und 
Bot abdeckt.

Wie läuft das denn mit einem SMD-PAD? Das befindet sich nur entweder auf 
Top oder Bot. Wie erkennt der Platinerhersteller, dass das PAD zu 
verzinnen ist? Durch die Lötstopmaske?

In meinem Fall würde ich das PAD einsetzen wollen, mit Lötstopmaske.
Ich habe hier mit Rectangle eine Fläche erstellt und Layer "17 Pads" 
zugeordnet. Darf ist davon ausgehen das dieses PAD auch verzinnt wird?

mfg Klaus

[Klaus R. (klara)]

Hallo,
das mit dem PAD, Layer 17, war doch keine gute Idee. Der DCR-Check 
meldet "Layer Abuse".

http://www.multi-circuit-boards.eu/fileadmin/user_upload/downloads/EAGLE-Handbuch_5.pdf

"Im Layer 17 Pads bzw. 18 Vias wurden Objekte gezeichnet, die von EAGLE 
nicht zugeordnet  werden  können.  Diese  beiden  Layer  sind 
ausschließlich für   Pads   und   Vias   reserviert.   Verschieben   Sie 
selbst  gezeichnete   Objekte besser in einen anderen Layer.
Falls in einem Supply­Layer Leitungen gezeichnet wurden, die mit einem
Pad   oder   Via   verbunden   sind,   meldet   DRC   ebenfalls   einen 
Layer­ Missbrauch."

Ich möchte ja nur einen Teil der Massefläche verzinnt haben.
Was tun?

mfg klaus

[Eagle Eye Cherry (Gast)]

Mich würde auch interessieren, ob mein obiger Ansatz mit Top- Bot- und 
Milling Layer so praktikabel ist?

[Walter T. (nicolas)]

Schaut euch mal "con-lonrad.lbr" -> 73398 an. Die normale DC-Buchse.

Dort wird das mit einem normalen langen Pad und einer Ausfräsung im 
Mill-Layer gemacht. Exakt kann ich beim Pad die Abmessungen nicht 
einstellen. Aber mit "Diameter" hinreichend genau.

[Eagle Eye Cherry (Gast)]

Wenn ich um meine Buchse jetzt eine Massefläche lege (siehe Anhang), 
werden die SMD Pads natürlich mit GND verbunden und es bleibt nur noch 
das Milling, welche aber als ungerouted angezeigt werden???

So ganz richtig scheint mir dies noch nicht zu sein?

> Exakt kann ich beim Pad die Abmessungen nicht
einstellen. Aber mit "Diameter" hinreichend genau.

Das ist meiner Meinung nach schon ein Problem. Vielleicht bei den 
meisten Bauteilen nicht.

Mir ist es unerklärlich warum man nur bei SMD Pads die Abmessungen 
eingeben kann und bei Vias (THT Durchkontaktierungen) nur mit 
Durchmesser arbeiten kann.

Falls mir einer sagen kann, ob dies wie oben funktioniert wäre ich 
dankbar!

[Falk B. (falk)]

@Eagle Eye Cherry (Gast)

>Wenn ich um meine Buchse jetzt eine Massefläche lege (siehe Anhang),
>werden die SMD Pads natürlich mit GND verbunden und es bleibt nur noch
>das Milling, welche aber als ungerouted angezeigt werden???

>So ganz richtig scheint mir dies noch nicht zu sein?

Ist es auch nicht.

>Mir ist es unerklärlich warum man nur bei SMD Pads die Abmessungen
>eingeben kann und bei Vias (THT Durchkontaktierungen) nur mit
>Durchmesser arbeiten kann.

Weil das ausreichend ist und alle anderen das Problem anders gelöst 
haben?

>Falls mir einer sagen kann, ob dies wie oben funktioniert wäre ich
>dankbar!

Siehe Anhang. IN der Lib ein ein Bauteil mit 2 Langlöchern drin, jedes 
mit verschiedener Methode erzeugt.

1.) Langloch mitz THT Pad als Grundlage. Eingeschränkte Maße für 
Länge/Breite, durch Eagle vorgegeben.

2.) Langloch mit SMD-Pads und Wire/Polygon. Beliebige Formen möglich.

Wie der Trick funktioniert steht, surprise, surprise, im HAndbuch!

Abschnitt 8.13, Bauteile mit Langlöchern und 8.14 Beliebige Padformen

Der Trick be Variante 2 ist.

1.) je ein SMD-Pad auf TOP und Bottom
2.) Die WIREs MÜSSEN EXAKT auf den Koordinaten der SMD-PDas beginnen, 
ansonsten klapt die automatische Anbindung NICHT!
3.) Beim Verbinden der Pads zu den Pins im Device muss das. 2. SMD-Pad 
nicht mit CONNECT sondern APPEND angebunden werden.
4.) Nach Append muss der Modus auf "Any" gestellt werden, siehe 
Screenshot

Siehe Handbuch Abschnitt 8.4 Mehrfachverbindungen

[Eagle Eye Cherry (Gast)]

Erst einmal vielen Dank für die ausführliche Antwort und die zur 
Verfügungstellung der .lbr.

Absatz im Handbuch habe ich mir ebenfalls angeguckt.
Ich habe 6 SMD Pads, die allesamt mit dem Shield der USB Buchse 
verbunden sind. P1, P3 und P5 sollen auf dem Top Layer liegen, P2, P4 
und P6 auf dem Bottom Layer. Natürlich kongruent, wobei P1 und P2 
übereinander liegen usw.
Die Pins habe ich wie im Anhang Pins.jpg verbunden, d.h. P1 mit G1.SHD 
connectet und P2 - P6 dann mit diesem Pin appended (Sie sollen ja Alle 
dasselbe Net haben). DAs Milling im PCB habe ich nicht über ein Polygon, 
sondern ein dementsprechend großes Wire realisiert (wie im Handbuch 
beschrieben). Ich will ja keine Rechteckige Fräsung, sondern eine 
ründliche.

In PCB1 sieht man jetzt, dass nur P2, P1 bzw. P3,P4 eine Luftlinie haben 
und P5 bzw. P6 nicht.
Woran liegt das?

In PCB2 sieht man ähnliches!

[Eagle Eye Cherry (Gast)]

EDIT: Nach Appended habe ich wie empfohlen "Any" enablet.

[Falk B. (falk)]

@Eagle Eye Cherry (Gast)

>Ich habe 6 SMD Pads, die allesamt mit dem Shield der USB Buchse
>verbunden sind. P1, P3 und P5 sollen auf dem Top Layer liegen, P2, P4
>und P6 auf dem Bottom Layer. Natürlich kongruent, wobei P1 und P2
>übereinander liegen usw.
>Die Pins habe ich wie im Anhang Pins.jpg verbunden, d.h. P1 mit G1.SHD
>connectet und P2 - P6 dann mit diesem Pin appended (Sie sollen ja Alle
>dasselbe Net haben).

Das sieht OK aus.

>DAs Milling im PCB habe ich nicht über ein Polygon,
>sondern ein dementsprechend großes Wire realisiert (wie im Handbuch
>beschrieben).

Im Handbuch steht was von Strichstärke 0. Man kann aber auch mit dem 
gewünschten Fräserdurchmesser dIe Schlitze zeichnen, das geht auch.

>Ich will ja keine Rechteckige Fräsung,

Die bekommst du auch nicht, weil es keine unendlich dünnen Fräser gibt. 
Standard sind 1 und 2mm Durchmesser, mit dem Fräserradius geht des 
Programm in die Ecken.

Aber du hast prinzipiell recht, es ist günstiger, wenn man die Schlitze 
gleich mit der gewünschten Fräserstärke zeichnet, damit hat man 1:1 das 
Bild der Schlitze incl. End- und Innenrundungen.

>In PCB1 sieht man jetzt, dass nur P2, P1 bzw. P3,P4 eine Luftlinie haben
>und P5 bzw. P6 nicht.
>Woran liegt das?

Beginnen ALLE deine Wires EXAKT auf den Pads? Das scheint mir nicht so.

[Eagle Eye Cherry (Gast)]

> Beginnen ALLE deine Wires EXAKT auf den Pads? Das scheint mir nicht so.

Was genau meinen Sie damit?

Ich habe das Milling Wire EXAKT in die Mitte der beiden SMD Pads gelegt. 
Das heisst der Abstand zu allen Seiten der gleiche ist.

Der Milling Wire ist sozusagen zentriert auf den beiden SMD Pads!

Was heisst dass Sie auf den Pads beginnen müßen?

Vgl. bitte auch Anhang, dort befinden sich die EXAKTEN Abmessungen von 
Pads und Wire.

[Falk B. (falk)]

@ Eagle Eye Cherry (Gast)

>> Beginnen ALLE deine Wires EXAKT auf den Pads? Das scheint mir nicht so.

>Was genau meinen Sie damit?

>Ich habe das Milling Wire EXAKT in die Mitte der beiden SMD Pads gelegt.

Das ist egal. Ich meine die Wires auf TOP und BOTTOM, die ja an dein 
Signal angeschlossen werden sollen.

>Was heisst dass Sie auf den Pads beginnen müßen?

Eben was es heißt. Der Startpunkt der "gemalten" Wires muss EXAKT mit 
der Mitte der echten SMD-Pads übereinstimmen.

>Vgl. bitte auch Anhang, dort befinden sich die EXAKTEN Abmessungen von
>Pads und Wire.

Poste die Lib, das ist deutlich einfacher.

Ich vermute, du hast auf TOP & Bottom einfache jeweils nur EIN Stück 
Wire gezeichnet, das UNTERHALB des PADs anfängt und oberhal aufhört. Das 
geht NICHT. DU musst je zwei WIREs zeichnen, welche jeweils EXAKT auf 
dem PAD anfangen. Siehe meine Lib, dort kann man das sehen, wenn man hie 
einzelnen WIRE mit INFO anzeigen läßt.

[Eagle Eye Cherry (Gast)]

Servus,

ich habe versucht penibel jeden Schritt einzeln durchzugehen!
Ergebnis ist wie verändert (siehe Lib).

Ich habe in der Tat ein großes Pad anstatt 2 Wires über das SMD Pad 
gelegt. Dies habe ich ebenso angeglichen und die Wires auf dem Pad 
beginnen lassen.

Vielleicht schaut Jemand mal rein :)

Gibt's doch gar nicht, dass dies scheinbar so kompliziert ist oder ich 
stelle mich etwas dumm an :)

[Eagle Eye Cherry (Gast)]

EDIT: -> Diese LIB

[Falk B. (falk)]

In deinem unteren Pad war noch ein Fehler, dort war jeweils nur ein WIRE 
drin, wo 2 hätten sein sollen. Ausserdem war die DIRECTION der drei Pins 
VBUS, GND und SHD auf SUP gestellt, das ist FALSCH! Das nimmt man NUR 
für VCC/GND Symbole! Bestenfalls kannst du dort PWR nehmen, damit werden 
diese Signale automatisch an gleichnamige Netze im Schaltplan 
angeschlossen. Da habe ich aber nie wirklich benutzt. Nimm dort lieber 
PAS(sive) und schließe die Signale manuell explizit an. Siehe Anhang. 
Passt jetzt.

Bei fast allen Bauteilen sollte man besser die Padnummern einblenden.

[Falk B. (falk)]

So, hier nochmal ein kleines Update. In meinem Demopackage war noch ein 
kleiner Fehler, auf einer Seite war nur ein Wire ohne Endpunkt auf dem 
Pad. Ausserdem habe ich am Molex-Stecker mal drei Möglichkeiten der 
PAD-Gestaltung demonstriert.

Alle Langlöcher haben ein SMD-Pad auf Top und Bottom. Je nach Größe und 
Parameter erreicht man verschiedendes Verhalten.

Links das Pad hat 2 Pads, wobei diese länglich sind mit der Eigenschaft 
Roundness 100%. Damit sind sie von der Form her identisch mit einem 
WIRE! D.h. hier wird gar kein WIRE benötigt, um die zusätzliche 
Kupferfläche zu erzeugen! Das ist die einfachste Variante für 
Langlöcher! Einziger Nachteil ist, dass man nur gerade Langlöcher 
erzeugen kann, keine geknickten.

Das Pad oben rechts hat je zwei WIRE, ausgehend vom PAD nach oben und 
unten, allerdings ist dieses PAD winzig, 0,1x0,1mm. Damit wird bei einem 
Polygon das Pad ohne Thermals angeschlossen, auch wenn diese im Polygon 
aktiv sind, denn die Thermals werden nur für das echte Pad berechnet, 
nicht für die zusätzlichen WIREs.

Das Pad unten rechts hat 2 Pads mit 0,635x0,635mm. Hier sieht man die 
Thermals zumindest in Querrichtung, weil das Pad fast so breit wie die 
WIREs ist.

[Eagle Eye Cherry (Gast)]

Hier in diesem Forum wird normalerweise auf jede Gelegenheit gelauert, 
um Unwissende bloß- oder lächerlich zu stellen.
Es gibt trotzdem einige, die selbst Abends um 22:47 wildfremden Leuten 
helfen wollen und dafür Ihre Zeit opfern.

Dafür nochmals vielen Dank und Daumen hoch!

[Eagle Eye Cherry (Gast)]

Eine Anmerkung noch.
Das Milling ist ja eine Fräsung mit Durchkontaktierung für die Layer 1 - 
16.
Wenn ich jetzt beispielsweise eine Supplyfläche (Netz: 3V3) auf Layer 15 
(Innenlage) lege, müßten doch beispielsweise die GND Pads des 
Molexsteckers ausgespart werden? Die komplette Supplyfläche wird jedoch 
über die PADs gelegt. Es ist keine Fräsung etc. zu sehen. Ebenso sieht 
man die Fräsung nicht auf Masseflächen auf Top- und Bot- Layer.

2. Frage:

Wie definiert man Keepoutareas auf den Innenlagen?
Ich habe Restrict, keepout, und v Restrict (für top und bottom) 
gezeichnet.
Wenn ich eine Massefläche auf einer der Innenlagen lege, bleibt aber 
trotzdem dieser Keepout Bereich nicht frei!

Wie realisiert man so etwas?

Danke

[Falk B. (falk)]

@ Eagle Eye Cherry (Gast)

>Wenn ich jetzt beispielsweise eine Supplyfläche (Netz: 3V3) auf Layer 15
>(Innenlage) lege, müßten doch beispielsweise die GND Pads des
>Molexsteckers ausgespart werden?

NEIN! Dazu musst du Wires in die Innenlagen legen, welche die gleichen 
Abmessungen wie dein Pad haben. Wenn du das nicht machst, bekommst du 
Kurzschlüsse! Siehe Handbuch!

>Wie definiert man Keepoutareas auf den Innenlagen?

Siehe oben. Wo ein Singal liegt, kann kein 2. liegen.

Einen Hacken haben diese Langlöcher dann doch noch. Man kann sie nicht 
vollautomatisch mit Innenlagen kontaktieren, wenn man das will. Sprich, 
es gibt keine Pads in den Innenlagen.

>Ich habe Restrict, keepout, und v Restrict (für top und bottom)
>gezeichnet.

Nein.

>Wenn ich eine Massefläche auf einer der Innenlagen lege, bleibt aber
>trotzdem dieser Keepout Bereich nicht frei!

Logisch.

[Eagle Eye Cherry (Gast)]

Das ist aber eine schwere Geburt :)

Mir ist das alles zu unsicher.
Ich habe mich jetzt doch für die Variante mit THT Pad (Diameter gleich 
halbe SMD - PAD Größe) und dem milling über dem Bohrloch entschieden 
(siehe angehangene lbr -> molex_THT).

Die Abmessungen des "milling" Pads bleiben bestehen.

Zum ersten Mal haben alle drei Pads das gleiche Netz (nämlich GND).
Wenn ich ein GND Polygon über diese Pads zeichne, verbinden sich die 
Pads auch ordnungsgemäß mit den Pads.

Wie ist das jetzt in diesem Beispiel mit den Innenlagen.

Die Innenlage mit den Netz GND wird über eine Wärmefalle wie erhofft mit 
dem PAD verbunden, d.h. die Innenlage bekommt das GND Potential erst 
durch diese 3 GND Pins.

Wie sieht das jetzt auf der Innenlge mit VCC Potential aus?
Das PAD ist zwar "ausgespart", aber nicht das Milling PAD?

Nicht, dass der Pin der durch die Fräsung gelötet wird mit dem VCC Layer 
"kurzgeschlossen" wird.????

Funktioniert dies jetzt wie oben gezeigt?
Dies kann doch nicht so schwer sein :)
Es ist meine erste Platine, es wäre unschön wenn ich mir diese durch so 
ein blödes Problem kaputt machen würde.

[Falk B. (falk)]

@Eagle Eye Cherry (Gast)

>Mir ist das alles zu unsicher.

Was ist denn da unsicher?

>Ich habe mich jetzt doch für die Variante mit THT Pad (Diameter gleich
>halbe SMD - PAD Größe) und dem milling über dem Bohrloch entschieden
>(siehe angehangene lbr -> molex_THT).

Ob das die Lösung ist?

>Zum ersten Mal haben alle drei Pads das gleiche Netz (nämlich GND).
>Wenn ich ein GND Polygon über diese Pads zeichne, verbinden sich die
>Pads auch ordnungsgemäß mit den Pads.

>Die Innenlage mit den Netz GND wird über eine Wärmefalle wie erhofft mit
>dem PAD verbunden, d.h. die Innenlage bekommt das GND Potential erst
>durch diese 3 GND Pins.

Ja

>Wie sieht das jetzt auf der Innenlge mit VCC Potential aus?
>Das PAD ist zwar "ausgespart", aber nicht das Milling PAD?

Dort gibt es Kurzschlüsse ;-) Du fräst in die Kupferflächen rein, deine 
Aussparung ist nur rund um die Bohrung, nicht um das Langloch.

>Nicht, dass der Pin der durch die Fräsung gelötet wird mit dem VCC Layer
>"kurzgeschlossen" wird.????

Doch.

>Funktioniert dies jetzt wie oben gezeigt?

Nein.

>Dies kann doch nicht so schwer sein :)

Ist es auch nicht.

>Es ist meine erste Platine, es wäre unschön wenn ich mir diese durch so
>ein blödes Problem kaputt machen würde.

Entspann dich, es ist noch kein Meister vom Himmel gefallen. Mit diesem 
Problem bin ich bei meiner 1- 4-Lagen PLatine im Eagle auch 
reingefallen. Da hieß es Stecker auslöten, Bohrungen auffräsen und 
Stecker mit Epoxydharz festkleben und mit Kabel Verdrahten. OK, an einer 
SMD-Buchse wird das aufwändiger ;-)

Die Version mit dem THT Pad als Ausgangspunkt ist schon OK, damit kann 
man automatisch die Innenlagen kontaktieren.
Alle Innenlagen die NICHT kontaktiert werden sollen, egal ob dort ein 
Polygon drinliegt oder nicht, müssen manuell
ein Wire mit den Abmessungen des Fräschlitzes (+ ein bisschen mehr) 
bekommen. Dann werden bei Polygonen automatisch
Freiflächen berechnet und eine zufällig kreuzende Leitung wird auch vom 
DRC erkannt.

Lange Rede, kurzer Sinn. Pack in ALLE Innenlagen das Platzhalter-WIRE, 
die NIEMALS kontaktiert werden sollen. Dort geht dann im Layout alles 
automatisch.
In allen Innenlagen, die ggf. kontaktiert werden, muss man im Layout 
manuell sicherstellen, dass dort das Platzhalter-WIRE gezeichnet wird
oder das Langloch per Polygon oder Leitung kontaktiert wird.
Denn wenn man die WIREs in das Bauteil in der Bibliothek zeichnet, wird 
es IMMER einen DRC Fehler geben, wenn man was anschließen will 
(Overlap).
Hier ist Eagle halt nicht 100% automatisch. Aber Langlöcher sind schon 
etwas exotisch, erst recht durchkontaktierte.

[Eagle Eye Cherry (Gast)]

Danke wiederum für die schnelle Antwort.

Die GND Innenlage habe ich jetzt so gelassen.
In die VCC Innenlage habe ich ein WIRE beliebigen Netzes gelegt, welches 
etwas breiter als Die Fräsung im Milling Wire ist.
Das VCC Polygon zeigt jetzt keinen Kurzschluss mehr (siehe Anhang).

Wenn ich Sie richtig verstanden habe, darf dieses Wire jedoch nicht im 
Package selbt gelegt werden, sondern immer im PCB selbst. Das heisst 
natürlich, dass jedes Mal wenn ich die Position des Steckers verändere 
ich Die Wire auf der VCC Innenlage ebenfalls mit verschieben muss.

Etwas umständlich, aber wenn es so funktionieren sollte ist mir dies 
egal :)

[Eagle Eye Cherry (Gast)]

EDIT:
Ein Overlap Fehler bekomme ich, owohl ich das WIRE nur im PCB und nicht 
im Package selbst gezeichnet habe!

[Falk B. (falk)]

@  Eagle Eye Cherry (Gast)

>Die GND Innenlage habe ich jetzt so gelassen.

Die war ja OK, da du dort kontaktieren willst.

>In die VCC Innenlage habe ich ein WIRE beliebigen Netzes gelegt, welches
>etwas breiter als Die Fräsung im Milling Wire ist.
>Das VCC Polygon zeigt jetzt keinen Kurzschluss mehr (siehe Anhang).

Ist OK, wenn gleich die Freifläche + umlaufender Rand jetzt sehr 
reichlich dimensioniert sind ;-)

>Wenn ich Sie richtig verstanden habe, darf dieses Wire jedoch nicht im
>Package selbt gelegt werden, sondern immer im PCB selbst.

Nur dann, wenn man irgendwann dort mal was anschließen will.
Will man NIEMALS in den Innenlagen kontaktieren, kann man es auch im 
Package tun. Dann ist es sicher, aber nicht mehr fehlerfrei 
kontaktierbar.

>Das heisst
>natürlich, dass jedes Mal wenn ich die Position des Steckers verändere
>ich Die Wire auf der VCC Innenlage ebenfalls mit verschieben muss.

Ja.

>Ein Overlap Fehler bekomme ich, owohl ich das WIRE nur im PCB und nicht
>im Package selbst gezeichnet habe!

Logisch. Du musst das Wire gleich dem Signal des Pins benennen, mit 
NAME.

[Eagle Eye Cherry (Gast)]

Jetzt ist soweit alles klar.
Das einzige was mich wundert, dass immer noch in den Pads auf Layer 19 
Unrouted angezeigt wird. Ich aber nicht erkennen kann von wo dieses 
Signal ausgeht.

Theoretisch kann dies ja nur von den Wires auf der VCC Innelage (den 
Wires habe ich jetzt den Netznamen GND) kommen. Diese sind in der Tat 
nicht geroutet. Das "ungeroutet Signal" geht aber nicht von der Mitte 
der Wires aus.

Ich denke aber es sollte jetzt so funktionieren. Auf diesem Wege 
nochmals herzlichen Dunk für die Unterstützung.