Hallo, ich arbeite mit einem Virtex7 von Xilinx und habe einen differentiellen 200MHz Takt als Systemtakt, aus dem ich mir einen einfachen 2MHz Takt bauen möchte und diesen dann wieder als Output aus dem FPGA herausführen will. Bisher habe ich das einfach immer mit dem von Xilinx gestellten Clocking Wizard gemacht. Leider musste ich feststellen, dass dieser keine niedrigeren Takte als 5MHz zulässt. Die Frage ist, wie gehe ich vor wenn ich das "per Hand" machen muss? Ich könnte über den Clocking Wizard einen einfachen 200MHz Takt erstellen und diesen dann herunterteilen. Dann haben ich allerdings einen Gated Clock den ich eigentlich nicht benutzen möchte. (Oder wäre das kein Problem bzw. sehe ich hier ein Problem, dass gar nicht existiert?). Andererseits ist die Verwendung von einem Clock_Enable Signal auch nicht möglich, weil ich den Takt ja wieder aus dem FPGA herausführen möchte. Sehe ich etwas nicht oder muss ich die Sache komplett anders angehen? Zur Einordnung: Ich bin gerade dabei ein MDIO-Interface zu beschreiben und stehe auf dem Schlauch wie ich mir den dazugehörigen MDC-Takt erstelle.
Für das MDIO-Interface (I2C-ähnlich) kommt es ja nicht so auf den Jitter an. Da kannst Du einfach den Takt aus Deinem Systemtakt ableiten und damit das MDC Pin toggeln lassen. Duke
Henning Schmidt schrieb: > Ich bin gerade dabei ein MDIO-Interface zu beschreiben und stehe auf dem > Schlauch wie ich mir den dazugehörigen MDC-Takt erstelle. Dieser "Takt" ist kein solcher Takt, wie er innerhalb des FPGAs verwendet wird. Er ist aus Sicht des FPGS einfach ein schnarchlangsames IO-Signal. Es wäre zu schade, ihm einen Taktmanager zu gönnen.
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