Hi, ist bei SDRAMs/DDRRAMs die Anzahl Rows immer grösser als die Anzahl Columns? Gruss
Eigentlich ist die Anzahl gleich, weil die Adressleitungen für beide genutzt werden. Duke
Duke Scarring schrieb: > Eigentlich ist die Anzahl gleich, weil die Adressleitungen für beide > genutzt werden. Nop: beim Column-Zugriff hat ein Teil der Adressleitungen einen Sonderstatus (A10 dient zur Autoprecharge-Kontrolle, nicht zur Adressierung), ein anderer Teil der Adressleitungen ist ggf. don't care. Mir ist kein SDRAM bekannt, bei dem der Rowadressraum nicht zumindest ein Bit größer gewesen wäre als der Columnadressraum. Allerdings reicht mein Überblick nur bis DDR3 und 2G-Chips. Was danach noch alles kam habe ich nach dem Ende von Qimonda nicht mehr so aktiv mitverfolgt...
Achim S. schrieb: > Nop: beim Column-Zugriff hat ein Teil der Adressleitungen einen > Sonderstatus (A10 dient zur Autoprecharge-Kontrolle, nicht zur > Adressierung), ein anderer Teil der Adressleitungen ist ggf. don't care. Genau so ist auch meine Erfahrung, aber von den SDR/DDR/DDR2/DDR3 kenne ich vlt. ein paar Promille, und da ist #Rows > #Cols.
Vielen Dank für die Aufklärung. Ich hatte nur die uralten DRAMs im Hinterkopf. Bei den neueren Geschichten wird das ja teilweise vom Memorycontroller verdeckt. Duke
Ohne jetzt das Timing bis ins Detail zu verstehen erkläre ich mir das so: Du willst ja sehr schnell seriell zugreifen, brauchst also einen schnellen COL-Dekoder bzw. Counter, ein ROW-Dekoder hat für einen Wechsel aber mehr Zeitbudget.
Das ist zwar ein guter Gedankengang, aber er hat nichts mit der Realität zu tun ;-) Die Zeit für den Row-Decoder versteckt sich in tRCD, die Zeit für den Column-Decoder in CL. Beide Parameter haben sehr ähnliche oder sogar identische Werte, und in beiden Fällen ist das Timing nicht vom Decoder dominiert sondern von der Tatsäche, dass du a) beim bei Row-Zugriff die Kapazität der Wordline aufladen musst und b) beim Column-Zugriff die Signale vom Sense-Amp abholen musst und bis zu den IOs transportieren. Der reine Logikteil (das Decodieren) geht im vergleich zu diesen halb-Analogen Vorgängen schnell. Die tatsächliche Entscheidung, wie der Adresssplit einer neuen Standard-DRAM Generation aussehen soll, wird im Vorfeld von den DRAM-Herstellern und den wichtigsten DRAM-Nutzern (d.h. vor allem Intel) diskutiert. Intel simuliert im Vorfeld einer neuen Speichergeneration, welche Speicherarchitektur im Rechner den nächsten Performanceboost geben könnte. (z.B. mehr CAS-Adressen für schnelleren Transfer großer Datenblöcke, mehr Bänke für flexiblere Optimierung der Zugriffsequenzen, ...). Die DRAM-Macher simulieren ihrerseits und schäzten ab, was geht oder was nicht geht. (z.B. eine CAS-Adresse mehr bedeutet doppelten Aktivierungsstrom und dem DRAM kann zu heiß werden...) Am Schluss kommt dann technologisch-ökonomischer Kompromiss raus, bei dem die Zahl der CAS-Adressen typisch zwischen 1 und 4 kleiner ist als die Zahl der Row-Adressen. So ist es zumindest für das Standard-DRAM, bei Spezialzeugs (Grafik-DRAM, LevelX-Cache, ...) mag auch was anderes rauskommen. Hier habe ich noch eine Liste der Adress-Splits für die Bausteine wiedergefunden, mit denen ich beruflich zu tun hatte. Da bei DDR3 noch ein weiteres Adressbit als Kommando genutzt wird (A12 für Burst Chop) sollte dort der Unterschied zwischen RAS und CAS mindestens 2 Bit betragen. RAXxCAS DRAM-Baustein 13x10, 256M in x8, SDR 13x11, 256M in x4, SDR 12x10, 128M in x8, SDR 12x9, 128M in x16, SDR 12*11, 128M in x4, SDR 13x9, 256M in x16, SDR 13x10, 512M in x16, SDR und DDR1 13x11, 512M in x8, SDR und DDR1 13x12, 512M in x4, SDR und DDR1 13x10, 512M in x16, DDR2 14x10, 512M in x8, DDR2 14x11, 512M in x4, DDR2 14X10, 1G DDR1, x16, 14x11, 1G DDR1, x8, 14x12, 1G DDR1, x4, 13x10, 1G DDR2, x16, 14x10, 1G DDR2, x8, 14x11, 1G DDR2, x4, 14x10, 2G DDR2, x16, 15x10, 2G DDR2, x8, 15x11, 2G DDR2, x4,
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