Hallo,
Ich möchte einen FIFO eines ARTIX7 unter vivado nutzen,
Bei "Generate Bitstream" gibts jedoch den Fehler:
[DRC 23-20] Rule violation (REQP-38) connects_RST_ACTIVE -
G5_FIFO_RAM/FIFO_DUALCLOCK_MACRO_inst/bl.fifo_36_inst_bl.fifo_36_bl: RST
pin should always have ACTIVE signal for FIFO operation.
Was ist in diesem Fall ein Aktives Signal?
Eine feste 0 oder 1 scheinbar nicht?
Im falle einer PLL habe ich einfach '0' auf den Reset gegeben und es
funktionert.
Der FIFO sieht so aus:
Matze schrieb:> Danke,>> wusste nicht dass der FIFO beim "Start" resettet werden muss, dein> Reset-Generator löst das Problem.
Eigentlich müsste man das applikationsseitig regelmäßig machen, wenn man
beginnt, reinzuschreiben, um den Fifo zu synchronisieren, weil man ja
nicht sicher weiß, wieviel abgeholt wurde. Umgekehrt kann es sinnvoll
sein, nur den Abholer zu resetten, um ihn neu zu starten, damit die
Daten nicht verloren gehen.
Aufpassen muss man mit den Initialwerten für die fifo-full-Signale nach
dem Resetten und deren Auswerung durch den Abholter, sonst läuft gfs der
Leseprozess los, ohne was richtiges zu haben!
Ja, der Reset ist bei den Xilinx-FIFOs wichtig und auch recht kritisch:
Er muss mindestens 5 Zyklen des langsameren der beiden Takte lang sein.
Da habe ich auch mal eine Weile gesucht...
Ente
Ente schrieb:> Ja, der Reset ist bei den Xilinx-FIFOs wichtig und auch recht kritisch:> Er muss mindestens 5 Zyklen des langsameren der beiden Takte lang sein.> Da habe ich auch mal eine Weile gesucht...
Das finde ich interessant. Ist das irgendwo dokumentiert?
Ente schrieb:> Ja, der Reset ist bei den Xilinx-FIFOs wichtig und auch recht kritisch:> Er muss mindestens 5 Zyklen des langsameren der beiden Takte lang sein.> Da habe ich auch mal eine Weile gesucht...
Dass habe ich inzwischen auch herausgefunden ;)
Bei mir tauchte es bei der Synthese in einer Warnung auf.