Hallo allerseits Ich arbeite mich gerade in den IP Core von Xilinx ein (Fast Fourier Transformation 9.0). Ziel ist es den Core via System Generator zu nutzen. Jetzt hat der ganz viele Eingänge (wie z.B. data_tvalid). Leider hab ich es noch nicht fertig gebracht, diesen als Handshake zu missbrauchen. Ist der überhaupt dafür gedacht? Respektive ist es normal, dass die FFT und die ganze nachfolgende Kette schneller getacktet wird, als der ADC abtastet? Besten Dank Gruss Patrick
Patrick B. schrieb: > Respektive ist es normal, dass die FFT und die ganze nachfolgende Kette > schneller getacktet wird, als der ADC abtastet? Welcher ADC? Wenn der z.B. nur mit 100kHz abtastet, dann darf das FPGA ruhig weiterhin 1000 mal schneller takten. Warum sollte man es drosseln?
Gast
#4503639
Patrick B. schrieb: > Respektive ist es normal, dass die FFT und die ganze nachfolgende Kette > schneller getacktet wird, als der ADC abtastet? Du darst so schnell ta(c)kten, wie du magst. Die Berechnung ist ja komplett offline. Musst halt schauen, woher die Daten kommen.