STM32L4 USB MSC

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Hallo,
ich bin gerade dabei, ein von ST für den STM32L476 implementiere USB 
Mass Storage Library von einem STM32L476G-EVAL mit SSD auf ein 
STM32L476-Nucleo Board mit internem flash zu tragen.

Compiler ist gcc, das ganze baut auch "schon" und es werden treten auch 
keine asserts oder hard faults mehr auf. Ich habe D+ und D-, Masse und 
5V (USB) einfach an das Nucleo board gelötet. Auf meinem kleinen USB 
Oszilloskop sehe ich auf D+ und D- nur ein Rauschen um die Null-Linie 
herum. Von daher denke ich, dass ich da elektrisch evtl. noch nicht ganz 
da bin, wo ich sein sollte.

Wie müsste der Signalverlauf eigentlich aussehen, wenn ich das 
USB-Device an einen PC stecke? Hat jemand von euch schon mal USB MSC auf 
einem STM32L476 implementiert / sortiert? Habt Ihr noch irgend welche 
Tipps für mich? ;-)

mfg, schönen Dank im Voraus und frohe Ostern,

Torsten

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Beim Debuggen komme ich an eine Stelle, wo das "Soft Disconnect" bit im 
"OTG device control register" zurück gesetzt wird und damit das device 
"eigentlich" conencted sein sollte.

[Jim M. (turboj)]

Torsten R. schrieb:
> Auf meinem kleinen USB
> Oszilloskop sehe ich auf D+ und D- nur ein Rauschen um die Null-Linie
> herum.

D+ muss (mit 1k5) nach +3V3 gezogen werden. Bei manchen USB-µCs ist 
dieser Widerstand integriert ->Datenblatt. Ohne den Widerstand erkennt 
der PC am USB Port gar nix.

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Hallo Jim,

Jim M. schrieb:

> D+ muss (mit 1k5) nach +3V3 gezogen werden. Bei manchen USB-µCs ist
> dieser Widerstand integriert ->Datenblatt. Ohne den Widerstand erkennt
> der PC am USB Port gar nix.

danke für's Draufgucken. Die Wiederstände sind mit im Controller 
integriert. Da ich sie aber im Oszilloskop nicht sehen kann, läuft 
offensichtlich etwas falsch. Ich werden jetzt mal über alle Register 
hoppeln und gucken, ob ich dabei noch "Inspirationen" bekomme, wo ich 
noch suchen kann.

mfg Torsten

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Ich habe jetzt mal sicher gestellt, dass USB_DevConnect() aufgerufen 
wird (breakpoint), welches zur Aktivierung der Wiederstände führen 
sollte. Das SDIS flag im OTG_DCTL wird gelöscht und ist auch laut 
Debugger gelöst (Inhalt des Registers = 0).

Aber leider sehe ich immer noch keinen Pegel. Wenn ich versuche, mit 
einem 100k Widerstand, D+ auf high zu ziehen, dann gelingt mir das 
allerdings nicht (~0,8V), was dafür sprechen würde, dass ein Pulldown 
Widerstand aktiv ist.

Die ISR zum OTG Peripheral wird leider auch nie aufgerufen. Ich würde 
davon ausgehen, dass dies zumindest, wenn ich die 5V vom USB anschließe 
mal passieren müsste (device detected).

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Wenn ich den BOOT0 pin auf 1 setze, dann ist der interne Bootloader 
aktiv und D+ ist auf high. Die Hardware scheint also ansatzweise in 
Ordnung zu sein.

Edit: und mit einem USB Analyser kann ich sehen, dass zwischen device 
und PC ein Protokoll gesprochen wird, bei dem scheinbar keine Fehler 
auftreten.

[Torsten R. (Firma: Torrox.de) (torstenrobitzki)]

Ich bin nach einem Tipp aus dem ST Forum noch mal die Einstellungen der 
Clock durch gegangen und bin darauf gestoßen, dass wenn ich eine externe 
Clock Quelle nutze, da noch ein Flag gesetzt werden muss.

Nun bin ich noch mal alle Clock Register durchgegangen (entschuldigt 
bitte das Englisch):

Clock control register:
=======================
(gdb) x/x 0x40021000
0x40021000:  0x03070063

0x03070063 boils down to:
MSION:    1: MSI oscillator ON
MSIRDY:   1: MSI oscillator ready
MSIPLLEN: 0: MSI PLL OFF
HSION:    0: HSI16 oscillator OFF
HSEON:    1: HSE oscillator ON
HSERDY:   1: HSE oscillator ready
HSEBYP:   1: HSE crystal oscillator bypassed with external clock
PLLON:    1: PLL ON
PLLRDY:   1: PLL locked

PLL configuration register
==========================
(gdb) x/x 0x4002100c
0x4002100c:  0x03301803

0x03301803 boils down to:
PLLSRC: 11: HSE clock selected as PLL, PLLSAI1 and PLLSAI2 clock entry
PLLM:   000: PLLM = 1
PLLN:   0011000: PLLN = 24
PLLPEN: 0: PLLSAI3CLK output disable
PLLP:   0: PLLP = 7
PLLQEN: 1: PLL48M1CLK output enable
PLLQ:   01: PLLQ = 4
PLLREN: 1: PLLCLK output enable
PLLR:   01: PLLR = 4

which leads to:
  f(VCO clock) = f(PLL clock input) × (PLLN / PLLM) = 8Mhz x (24 / 1) = 192MHz
  f(PLL_Q)     = f(VCO clock) / PLLQ = 192MHz / 4 = 48Mhz

AHB2 peripheral clock enable register
=====================================
(gdb) x/x 0x4002104c
0x4002104c:  0x00001001

0x00001001 boils down to:
GPIOAEN: 1: IO port A clock enabled
OTGFSEN: 1: USB OTG full speed clock enabled

Peripherals independent clock configuration register
====================================================
(gdb) x/x 0x40021088
0x40021088:  0x08000000

CLK48SEL: 10: PLL “Q” clock (PLL48M1CLK) selected as 48 MHz clock

Sieht das eurer Meinung nach "vernünftig" aus?

mfg Torsten