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Forum: FPGA, VHDL & Co. Nios II LTC1286


Autor: Dominik Alpers (Gast)
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Hallo zusammen,
ich versuche im Moment mit dem AD Wandler LTC1286 ein analoges Signal
in ein digitales Signal um zu wandeln. Leider geht es nicht wie ich
will :-(.
ich bekomme immer nur eine 0 geliefert.
Deswegen ein paar Fragen:

1. Sind das Altera Nios II Board und der Chip LTC 1286 überhaupt
kompatibel? Eine 5 V versorgung habe ich, aber verstehen das Board und
der Chip sich überhaupt?.

2. Mein Aufbau ist folgender massen, geht der überhaupt???
(in Klammer der Pin )Vcc 5V (8), VRef 5V(1)
-in (3) GND, GND(4) (mit einem GND auf dem Board)
hinter dem VCC 5 V einen 1 Ohm Wiederstand, gefolgt von einem Poti (bis
10 Ohm) am variabelen Ausgang gehe ich zu +in (2) mit dem festen Ausgang
zu GND.
CLK (7), CS(5) kommen direkt vom Board und D Out(6) geht direkt dort
hin. Als verbindung habe ich jeweils 20 cm Kabel genommen.

3. Ist mein VHDL Code falsch? als clk benutzt ich 100khz, das vom
Baustein ALTPLL aus meinem sonst 50 MHZ getackteten Aufbau gemeriert
wird. Diese wird als Input in den Chip und zum Takten in meinen
"Baustein" geleitet.
Data ist mit DOut(6) verbunden und CS mit CS (5)
Das Signal soll am ende auf DataLTC dauerhaft geleitet werden.
Ist vielleicht das dauerhaft ein Problem? Muss es mit einer anderen
Geschwindigkeit weiterverarbeiten.
VHDL Code habe ich angehängt.

Ich sitzte an diesem Problem schon seit einer Woche und finde einfach
keinen Fehler! Wäre super wenn mir jemand einen Tip geben könnte!!
tausend Dank im Vorraus

Dominik

Autor: Jörn (Gast)
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Hallo Dominik,

an deiner Stelle würde ich dem NIOS mit dem SOPC Builder eine SPI
Schnittstelle verpassen und damit den ADC auslesen.

Gruß Jörn

Autor: ope (Gast)
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helfen kann ich nicht, aber: benötigt Altera um die Port def. wirklich
{{ALTERA_IO_BEGIN}}?
Auch ist mir aufgefallen, dass Deine slv Dekl. (Hi downto Lo) sind, in
der case schreibst Du (3 to 4). Diese Inkonsistent dürfte hier nichts
ausmachen, ist aber auch nicht gut. Allerdings kann ich mit diesem
Statement auch nichts anfangen, da ich diese Notation ausschliesslich
für vectoren kenne. Evtl. wäre eine Schieberegister Struktur auch
sinnvoller.
Weiterhin, wie erzeugst Du die 100kHz? Nicht das die DLL/ALTPLL etc.
eine untere Freq. haben, die Xilinx Teile sollen da Probleme haben.

Viele Grüße
Olaf

Autor: Dominik Alpers (Gast)
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tausend Dank, habe den Fehker gefunden, war ein Timing Problem, da ich
kein richtiges Clock Signal bekommen habe, sondern der Baustein nur ein
"sinus Kurve" erzeugt hat. Jetzt funzt alles!!!!
Nochmal Danke und hoffe mich bald mal revongieren zu können!!

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