Hallo zusammen,
ich habe mal eine Verständnisfrage...
In meinem FPGA erzeuge ich per MMCM einen 8,2 MHz Takt, welchen ich an
einem IO ausgeben will. Wenn ich mir diesen Takt nun mit meinem Scope
anschaue sieht er nicht wirklich rechteckig aus (siehe Screenshot).
Den Clock aus der MMCM geben ich über ein ODDR-Element auf meinen IO:
1 | component ODDR generic map(
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2 | DDR_CLK_EDGE => "OPPOSITE_EDGE",
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3 | INIT => '0',
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4 | SRTYPE => "SYNC")
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5 | port map (
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6 | Q => Clock_Out,
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7 | C => Clock_In,
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8 | CE => '1',
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9 | D1 => '1',
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10 | D2 => '0',
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11 | R => '0',
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12 | S => '0'
|
13 | );
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Gibt es eine Möglichkeit dieses Taktsignal noch ein bisschen
"rechteckförmiger" zu machen bzw. was ist die Ursache für diese
Kurvenform?
Danke für ein paar Denkanstöße :)