jFet mit offenem Gate - self bias durch Gate-Leckstrom ?

[RadonDetektor (Gast)]

Hallo,

für eine Ionisationskammer wird hier ein jFet mit offenem Gate 
eingesetzt. Die Gatespannung soll sich durch den Gateleckstrom selbst 
einstellen (auf 0 Volt?).

Link:  patarnott.com/atms360/pdf_atms360/RadonDetector.pdf
(Schaltplan in Fig.2 auf Seite 3)

Funktioniert das?
Grösser als die Schwellspannung der Gate-Source Diode kann die Spannung 
ja icht werden, aber die wäre positiv.
Wie verhält sich ein jFet mit leicht positiver Gatespannung (von 0 bis 
z.B. 10 mv?) Die Datenblätter gehen ja alle nur bis 0Volt und kein 
Lehrbuch erwähnt was bei positiver Spannung geschied.

Hat jemand da Erfahrung?

Vielen Dank

[Bürovorsteher (Gast)]

Die Gatediode (G-S bzw. G-D) verhält sich im wesentlichen wie eine 
normale Si-Diode, d.h. sie wird erst oberhalb 0,7 V langsam leitend.
Meine Erinnerung an das Studium (über 40 Jahre her, ogott) gaukelt mir 
vor,
dass der Professor auch noch den kurzen Kennlinienast im positiven 
Bereich bis 0,7 V betrachtet hatte. Da setzt sich die Kennlinie noch ein 
Stückchen monoton fort.
Was hindert dich daran, einen JFET in eine schnell aufgebaute 
Messanordnung einzuspannen und das nachzuprüfen?

[Bürovorsteher (Gast)]

> und kein Lehrbuch erwähnt was bei positiver Spannung geschied. (geschieht?)

Sag ich doch, früher (TM) war alles besser.

[Hp M. (nachtmix)]

RadonDetektor schrieb:
> Die Datenblätter gehen ja alle nur bis 0Volt und kein
> Lehrbuch erwähnt was bei positiver Spannung geschied.

Wo soll die positive Spannung denn herkommen?
Die JFETs sind alle selbstleitend, d.h in der Nähe von U_GS=0 fliesst 
der maximalen Drainstrom.
Wenn sich in der Zelle nun ein paar Ionen bilden, so wird aufgrund der 
Vorspannung von -500V das Gate negativ aufgeladen, und der Transistor 
sperrt.
Das ergibt einen positiven Impuls am Drain.
Das offene Gate entlädt sich dann durch seinen geringen Sperrstrom.
Wenn sonst keine Kapazitäten anwesend sind, dauert das typischer Weise 
einige wenige Sekunden.

[RadonDetektor (Gast)]

Ich habe mir mal eine kleine Schaltung zusammengebautmit einem 4416 mit 
der Idee das Gate auf 0V durch kurzschluss zu zwingen:

Idss Gate floating = 8.2 mA
Idss Gate auf 0V   = 7.8 mA
(0 V durch Kurzschluss)

Das lässt vermuten, dass sich das Gate auf Ug>0V aufläd.
(habe leider gerade kein zweites Labornetzteil um Gate so anzusteuern, 
dass der floating Idss wieder erreicht wird, kommt aber noch)

Anscheinend kann man also den Fet auch noch um Ug = 0V noch symmetrisch 
ansteuern. Bis wie weit geht das wohl und was für nichtlineare Effekte 
stellen sich dann ein?


>Wo soll die positive Spannung denn herkommen?
Warum nicht? Das gedankliche Modell ist ja dass in das Gate vom idealen 
Fet der Sperrstrom reinfliesst, und dann haben wir an der Gatediode eine 
Gatespannung von 0.7V (bzw kleiner, weil die Schwellspannung im 
sub-pA-Bereich ja wohl eher so bei 200mV liegt)

[Bürovorsteher (Gast)]

> Bis wie weit geht das wohl und was für nichtlineare Effekte
> stellen sich dann ein?

Einfach mal die Kennlinie Idss in Abhängigkeit von Ugs aufnehmen:
Schutzwiderstand ca 1 kOhm in der Gateleitung vorsehen, damit 
Beschädigungen vermieden werden, wenn die Gatediode bei pos. Spannungen 
leitend wird.

[Hp M. (nachtmix)]

RadonDetektor schrieb:
> Anscheinend kann man also den Fet auch noch um Ug = 0V noch symmetrisch
> ansteuern.

Natürlich.
Die JFETs werden gewöhnlich ja auch so betrieben, und die in den 
Datenblättern genannten Kennwerte für I_d oder R_on beziehen sich 
meistens darauf.

Im Übrigen sind JFETs sehr gut modelliert. In den alten 
Siliconix-Unterlagen, noch bevor überall Comuter herumstanden, findet 
man schon die entsprechenden Gleichungen.

Normalerweise werden sie aber nicht mit in der Luft hängendem Gate 
betrieben, weil es eine Ewigkeit dauern kann, bis sich ein durch 
Influenz oder Selbstgleichrichtung (Übersteuerung) aufgeladenes Gate 
wieder so weit entladen hat, dass der Transistor wieder normal 
funktioniert.
(Teure) Ableitwiderstände von 100 GOhm oder mehr können in 
Elektrometerverstärkern aber durchaus vorkommen.
Sauberkeit ist dabei ganz wichtig, sonst kann man das Messen 
entsprechend geringer Ströme gleich vergessen.
Auch wird bei solch hochohmigen Schaltungen niemand auf die Idee kommen 
das Gate oder die Widerstände auf einer Platine anzulöten. Dafür gibt es 
Lötstützpunkte mit PTFE-Isolation.

Wenn ich mich recht erinnere ist der 2N4416, ebenso wie der BF245 und 
dessen SMD-Nachfolger, ein symmetrischer JFET. Das fällt in den 
Datenblättern oft unter den Tisch, und ist der symmetrischen 
Konstruktion geschuldet, aber es bedeutet, dass du völlig ungestraft D 
und S vertauschen darfst ;-)
Es bedeutet auch, dass die G-D Diode die gleiche Kennlinie hat, wie die 
G-S Diode...


P.S.:
Ich sehe gerade im Datenbuch, dass der 2N4416 doch nicht ganz 
symmetrisch ist.
Aber der BF245 ist es. Definitiv.


Um noch mal zur Frage zu kommen:
RadonDetektor schrieb:
> Wie verhält sich ein jFet mit leicht positiver Gatespannung (von 0 bis
> z.B. 10 mv?)

Genau wie bei 0V, d.h. weitgehend linear.

[Lurchi (Gast)]

Bei GaN JFETs gibt es sogar welche die erst mit Vorwärtsspannung am Gate 
wirklich anfangen zu leiten.

Für Elektretmikrofone wird wohl auch schon mal ohne extra DC Pfad für 
das Gate gearbeitet.