Forum: Platinen Vierlagige Platine, Bohrung vergrößern


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von Gerald M. (gerald_m17)


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Hallo,

anscheinend kam es bei meiner Vierlagigen Platine zu einem Designfehler 
und auch bei der unbestückten Platine ist ein Kurzschluss zwischen der 
VCC und der GND Plane vorhanden.
Nach langem Suchen könnte es sein dass ich den Fehler gefunden habe. Und 
zwar habe ich (oder Kicad) bei einer Bohrung etwas falsch gemacht. Das 
sollte eine ganz normale Montagebohrung werden. In den Gerber Files 
sieht das dann aus wie angehänngt. Also die Bohrung ist größer und 
versetzt zu der Freistellung der VCC Lage. Bei den anderen Lagen ist 
dort komplett Ground.
Ich vermute dass es bei der Bohrung durch alle Schichten dort zu einem 
Kurzschluss kam. Ich weiß nur nicht genau was ich dagegegen machen kann. 
Etwas größer fräsen? Oder ist so etwas nicht die Ursache des 
Kurzschlusses und ich muss weitersuchen?

von Georg (Gast)


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Gerald M. schrieb:
> Ich weiß nur nicht genau was ich dagegegen machen kann.

Aufbohren kann den Fehler beseitigen, aber da die Flächen keine 
Freistellung haben, ist der Abstand im Bohrloch immer noch sehr gering, 
eben die Lagendicke, es bleibt also Murks, und eine Metallschraube darf 
auch nicht rein. Aber mehr kann man nicht machen. Ausser natürlich den 
Fehler finden, Montagelöcher müssen in Versorgungsflächen ausreichend 
freigestellt sein. Ist die Bohrung nach dem Rendern der Flächen 
dazugekommen?

Sowas kann auch Könnern immer mal passieren, daher MUSS die Ausgabe vor 
der Fertigung mit einem Gerberviewer geprüft werden.

Georg

von Falk B. (falk)


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@Georg (Gast)

>Sowas kann auch Könnern immer mal passieren, daher MUSS die Ausgabe vor
>der Fertigung mit einem Gerberviewer geprüft werden.

Na da bin ich mal gespannt, wie du so einen Fehler in hunderten von VIAs 
finden willst ;-)

Sowas prüft man normalerweise mit dem DRC des CAD-Programms, dann wird 
das auch sauber als Gerber ausgegeben.

von Gerald M. (gerald_m17)


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Das schlimme an dem Loch ist, dass ich es nur hinzugefügt habe, um bei 
eventuelllen instabilitäten eine Befestigung zu ermöglichen. Von daher 
kann es auch sein, dass es der letzte Schritt war und ich das 
Neuberechnen der Flächen vergessen habe. (Vergleiche ich eine neu 
erzeugte Gerberdatei mit der von der Platine, ist nur an dem Loch ein 
unterschied)
Mit dem Viewer habe ich natürlich geschaut dabei diesen Fehler aber 
nicht entdeckt.
Gibt es Erfahrungen ob etwas größer fräsen besser ist als bohren?
Sollte es im E-Test nicht auffallen wenn es Kontakt gibt zwischen 
verschiedenen Signalen, wenn es in den Gerberdateien keinn Überlapp 
gibt?

von Falk B. (falk)


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@ Gerald M. (gerald_m17)

>Gibt es Erfahrungen ob etwas größer fräsen besser ist als bohren?

Bohr's einfach auf und fertig. Macht doch nicht aus jedem Pups ne 
Wissenschaft!

>Sollte es im E-Test nicht auffallen wenn es Kontakt gibt zwischen
>verschiedenen Signalen, wenn es in den Gerberdateien keinn Überlapp
>gibt?

Ja, das merkt der E-Test.

von Gerald M. (gerald_m17)


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Is raus! Funktioniert. Nachdem ich erklärt hatte warum da ein Loch rein 
muss, meinte der Werkstattleiter er fräst.

von Georg (Gast)


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Falk B. schrieb:
> Na da bin ich mal gespannt, wie du so einen Fehler in hunderten von VIAs
> finden willst ;-)

Natürlich, niemand ausser dir kann layouten, das ist ja inzwischen 
sattsam bekannt und wird einem von dir auch bei fast jedem Post wieder 
unter die Nase gerieben.

Tatsache ist aber, dass ein erfahrener Layouter bei Multilayerplatinen 
GANZ BESONDERS auf Kurzschlüsse durch Montagelöcher achtet.

Deine Überheblichkeit kotzt mich nur noch an.

Georg

von Falk B. (falk)


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@Georg (Gast)

>> Na da bin ich mal gespannt, wie du so einen Fehler in hunderten von VIAs
>> finden willst ;-)

>Natürlich, niemand ausser dir kann layouten, das ist ja inzwischen
>sattsam bekannt und wird einem von dir auch bei fast jedem Post wieder
>unter die Nase gerieben.

Dein Textverständnis läßt mal wieder zu wünschen übrig.

>Tatsache ist aber, dass ein erfahrener Layouter bei Multilayerplatinen
>GANZ BESONDERS auf Kurzschlüsse durch Montagelöcher achtet.

Das macht im Allgemeinen der DRC automatisch. Klar, für eine Handvoll 
Montagelöcher kann man das noch manuell prüfen. Aber wozu?

>Deine Überheblichkeit kotzt mich nur noch an.

Ein hohes Niveau sieht nur von unten wie Arroganz aus. ;-)

Ich behaupte mal, daß 99,9% aller Fehler vom DRC gefunden werden, wenn 
man ihn richtig nutzt. Und niemand KANN und WILL alles nochmal manuell 
im Gerberviewer kontrollieren. Man kann dort bestenfalls ein paar wenige 
Eckpunkte prüfen und grobe Fehler sehen, welche bei fehlerhaften 
Gerbereinstellungen bei der Datenerzeugeung entstehen. Mehr nicht.

von eagle user (Gast)


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Georg schrieb:

> Montagelöcher müssen in Versorgungsflächen ausreichend
> freigestellt sein.
>
> Sowas kann auch Könnern immer mal passieren, daher MUSS die Ausgabe vor
> der Fertigung mit einem Gerberviewer geprüft werden.

sehr witzig, das geht ja mal garnicht. Evt. solltest du ein CAD-Programm 
installieren. Steht das "k" in kicad evt. für Kinderspielzeug?

von Simon H. (simi)


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eagle user schrieb:
> sehr witzig, das geht ja mal garnicht. Evt. solltest du ein CAD-Programm
> installieren. Steht das "k" in kicad evt. für Kinderspielzeug?

Hm... wenn ich Dich richtig verstanden habe, muss ein gutes CAD Programm 
also auch erkennen, wenn Du bei einem STM32 Prozi die 3.3V Versorgung an 
einen Stecker routest, an den Du dann ein Kabel hängst, welches wiederum 
direkt mit einem 230V Netzstecker verbunden ist. Kein CAD Tool kann 
wissen, dass Du das vorhast? Kann denn ein CAD Tool wissen, ob und vor 
allem wie weit das Loch freigestellt sein muss?

Oder habe ich Dich falsch verstanden?

Gerald M. schrieb:
> Von daher
> kann es auch sein, dass es der letzte Schritt war und ich das
> Neuberechnen der Flächen vergessen habe.

Das würde mich jetzt schon interessieren. Vorher müsste demnach ein Loch 
entsprechend der Aussparung der Fläche bestanden haben, kann das sein?
Wenn der Fehler nicht zwischen Deinen Ohren, sondern tatsächlich im 
Kicad wäre, wäre das nicht so toll.

Ich habe mir angewöhnt, vor der Gerber-Erzeugung immer noch den DRC zu 
starten. Auch bei geringfügigen Änderungen. Weil das die (mir bekannt) 
einfachste Möglichkeit ist, Kicad dazu zu bringen, alle Flächen nochmals 
neu zu berechnen.

Gruäss
Simon

: Bearbeitet durch User
von eagle user (Gast)


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Simon H. schrieb:

> Hm... wenn ich Dich richtig verstanden habe, muss ein gutes
> CAD Programm also auch erkennen, wenn Du bei einem STM32 Prozi
> die 3.3V Versorgung an einen Stecker routest, an den Du dann ein
> Kabel hängst, welches wiederum direkt mit einem 230V Netzstecker
> verbunden ist. Kein CAD Tool kann wissen, dass Du das vorhast?

Sowas sage ich dem Tool mit dem Schaltplan. Wenn ich da tatsächlich so 
eine 3.3V-230V-Verbindung einzeichne, meckert der DRC den Pinabstand am 
STM32 an und die zu kleine Leiterbahnbreite. Wenn der Steckerpin für 
3.3V gedacht ist, ist das Programm nicht mehr zuständig; die Grenze 
ist ziemlich klar definiert.

> Kann denn ein CAD Tool wissen, ob und vor
> allem wie weit das Loch freigestellt sein muss?

Wenn das Loch durchkontaktiert ist, ergibt sich der Abstand aus den 
Eigenschaften der beiden Netze. Wenn nicht, müsste zumindest ein 
minimaler Abstand zwischen Kupfer und Bohrung eingehalten werden. Na 
gut, spannend wird's, wenn man für eine einzelne NDK-Bohrung einen 
größeren Abstand definieren will.

>
> Oder habe ich Dich falsch verstanden?
>
> Gerald M. schrieb:
>> Von daher
>> kann es auch sein, dass es der letzte Schritt war und ich das
>> Neuberechnen der Flächen vergessen habe.

Na gut, das, und DRC vergessen ist ja praktisch ein doppelter 
Layer-8-Fehler. da kann man nichts machen. Aber der Versatz 
Bohrung-Kupfer ist trotzdem sehr seltsam.

von Simon H. (simi)


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eagle user schrieb:
> Na
> gut, spannend wird's, wenn man für eine einzelne NDK-Bohrung einen
> größeren Abstand definieren will.

Ich unterstelle Georg jetzt mal, dass er genau das gemeint hat. Der 
Freistand wird z.B. durch die Grösse des Schraubenkopfs definiert. Ob 
überhaupt ein Versatz gemacht werden muss, hängt natürlich von der 
Netzzugehörigkeit ab. Auch in Kicad. Und das wird vom DRC natürlich 
erkannt.

eagle user schrieb:
> Aber der Versatz
> Bohrung-Kupfer ist trotzdem sehr seltsam.

Dieser Versatz ist für mich eben nur dadurch zu erklären, dass das 
letzte Mal, als die Fläche gerechnet wurde, das Loch noch da und so 
klein war.

Man könnte jetzt allenfalls kritisieren, dass Kicad den Anwender warnen 
müsste, wenn er Fabrikationsdaten erzeugt, ohne seit der letzten 
Änderung die Flächen neu gerechnet zu haben.

Sorry, der muss jetzt sein, ist auch nicht sooo ernst gemeint: ;-)

Im Gegensatz zu Eagle kann das da aber jeder, der diese Warnung 
vermisst, noch schnell selber reinprogrammieren (sollte in diesem Fall 
sogar sehr einfach sein.)

: Bearbeitet durch User
von Gerald M. (gerald_m17)


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Zur Aufklärung, dort war ein GND-Via, welches dem Loch weichen musste.
Fehler saß natürlich wieder vor dem PC.

von 6a66 (Gast)


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Georg schrieb:
> Sowas kann auch Könnern immer mal passieren, daher MUSS die Ausgabe vor
> der Fertigung mit einem Gerberviewer geprüft werden.

NACK!

Hallo Georg,

wenn ich meine Leiterplatten alle im Gerberviewer prüfen müsste hätte 
ich Augenkrebs.

Ein vernünftiger DRC meckert wenn Du eine Bohrung reinsetzt und die 
Kupferflächen dananch nicht mehr neu berechnet werden. Bisher sind alle 
Fehler die bei mir aufgetreten sind Fehler EBKAC. Alles was das CAD 
ausgespuckt hat und geprüft hatte ist genauso auf das Kupfer gekommen.

Im vorliegenden Fall definitiv ein EBKAC.

Ist ja aber schon durch.

rgds

von 6a66 (Gast)


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Simon H. schrieb:
> Man könnte jetzt allenfalls kritisieren, dass Kicad den Anwender warnen
> müsste, wenn er Fabrikationsdaten erzeugt, ohne seit der letzten
> Änderung die Flächen neu gerechnet zu haben.

Genau DAS ist der Punkt :)

rgds

von 6a66 (Gast)


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Simon H. schrieb:
> Ich habe mir angewöhnt, vor der Gerber-Erzeugung immer noch den DRC zu
> starten. Auch bei geringfügigen Änderungen.

Es soll Programme geben :) bei denen im Output Job :) grudsätzlich beide 
- ERC für den Schaltplan und DRC für das Layout - fehlerfrei sein müssen 
bevor überhaupt Daten erzeugt werden können.

rgds

von Georg (Gast)


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6a66 schrieb:
> wenn ich meine Leiterplatten alle im Gerberviewer prüfen müsste hätte
> ich Augenkrebs.

Ich weiss nicht, was du dir da vorstellst, mehr als 5 min kostet das ja 
nicht. Wenn ich das Layout gerade fertiggestellt habe, weiss ich ja noch 
genau, wo z.B. grosse Bohrlöcher sitzen, die muss ich ja nicht erst ewig 
suchen. So ein Fehler wie er dem TO unterlaufen ist würde in einer 
Sekunde auffallen.

Aber jeder kann so sorgfältig arbeiten wie er es für nötig hält.

Georg

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