Hallo zusammen,
ich bin auf ein Verhalten meines VHDL-Modells gestoßen, dass ich mir
nicht erklären kann.
Ich erzeuge mir einen Signalverlauf mit Hilfe der Transport Anweisung in
meiner Testbench. Dieses Signal soll im "DUT" in einem syncronen Prozess
verzögert werden. Jedeoch findet diese Verzögerung nicht statt.
Hier ein Beispielcode:
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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5 | entity problem is
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7 | end entity problem;
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11 | architecture behavioral of problem is
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13 | signal clk : std_logic := '1';
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14 | signal test_sig : std_logic := '0';
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15 | signal reg : std_logic := '0';
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16 | signal reg_r : std_logic := '0';
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18 | constant clk_period : time := 10 ns;
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21 | begin -- architecture behavioral
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23 | clk <= not clk after clk_period/2;
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25 | test_sig <= '0' after 0 ns,
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26 | '1' after 20*clk_period;
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28 | reg <= transport test_sig after 10*clk_period;
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30 | process(clk)
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31 | begin
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32 | if rising_edge(clk) then
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33 | reg_r <= reg;
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34 | end if;
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35 | end process;
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36 |
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37 |
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38 | end architecture behavioral;
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Die Simulation zeigt, dass "reg_r" immer gleich "reg" ist. Ohne die
Verwendung von "transport" (reg <= test_sig) ist das Verhalten wie
gewünscht und "reg_r" ist um eine Periode gegenüber "reg" verzögert.
Hat jemand eine Idee, woran das liegen kann? Im Anhang befindet sich das
Beispiel.
Viele Grüße,
Cotton
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