Verzögerungsglied für Ethernet (RGMII) mit 1.8ns Verzögerung

Gast #4709585 
Hallo!

Für die Verschaltung von MAC und PHY sind in der RGMII Spec 1.5ns bis 
2ns Verzögerung für die Clocksleitungen relativ zu den Datenleitungen 
gefordert. Leider können im vorliegenden Fall weder MAC (i.MX6) noch PHY 
(Switchbaustein) die "Skew" erzeugen, so dass wir eine diskrete Lösung 
benötigen. Ca. 250mm Leiterbahn sind leider nicht sinnvoll.

Gesucht ist also ein Baustein, der idealerweise 1.8ns Verzögerung für 
zwei (single-ended, 2,5V, 125MHz) Leitungen bietet. Kennt jemand 
vielleicht eine Logikfamilie, deren Gatterlaufzeiten eng genug toleriert 
sind?

Mit freundlichen Grüßen
Robert
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Moin,

Vor so 'nem Problem waer' ich auch fast mal gestanden. Damals haett' 
ich's versucht, mit einem kleinen Tiefpass 2..3. Ordnung mit 
Grenzfrequenz >125MHz die Gruppenlaufzeit dafuer zu nutzen. Also z.b. 
eine PI-Struktur mit C=15pF, L=82nH. Aber ob das tatsaechlich 
funktioniert haette, weiss ich nicht.

Gruss
WK
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Gast 
Robert schrieb:
> Leider können im vorliegenden Fall weder MAC (i.MX6) noch PHY
> (Switchbaustein) die "Skew" erzeugen, so dass wir eine diskrete Lösung
> benötigen. Ca. 250mm Leiterbahn sind leider nicht sinnvoll.
>

Dann nimm einen Switchbaustein der das kann. Die gibt es, findet man 
aber oft nur der Registerbeschreibung.
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Würde ich nicht machen. Entweder ein Mäander passender Länge oder wie 
schon von Dergute Weka genannt eine diskrete Verzögerungsleitung aus 
LC-Gliedern. Muss man mal simulieren, wahrscheinlich reichen 2-5 
LC-Glieder, um bei ausreichender Bandbreite die 1,8ns zu erreichen.
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