Gast
#4709585
Hallo! Für die Verschaltung von MAC und PHY sind in der RGMII Spec 1.5ns bis 2ns Verzögerung für die Clocksleitungen relativ zu den Datenleitungen gefordert. Leider können im vorliegenden Fall weder MAC (i.MX6) noch PHY (Switchbaustein) die "Skew" erzeugen, so dass wir eine diskrete Lösung benötigen. Ca. 250mm Leiterbahn sind leider nicht sinnvoll. Gesucht ist also ein Baustein, der idealerweise 1.8ns Verzögerung für zwei (single-ended, 2,5V, 125MHz) Leitungen bietet. Kennt jemand vielleicht eine Logikfamilie, deren Gatterlaufzeiten eng genug toleriert sind? Mit freundlichen Grüßen Robert