Eagle wire mit width 0 Nebeneffekte?

[Oskar Maier (Gast)]

Hallo,

ich layoute gerade eine Platine mit Eagle und habe das leidige GND <-> 
AGND Problem wie folgt gelöst:
Im Schaltplan verwende ich nur ein GND Symbol. Im Layout teile ich das 
GND Polygon dann mit sehr dünnen, isolierten Wires unter dem ADC in AGND 
und GND. Die Wires berühren aber einige Durchkontaktierungen anderer 
Signale. Da die Wires extrem schmal sind sollten sie bei der Fertigung 
einfach verschwinden. Bisher habe ich eine Dicke von 0,05mil gewählt 
(Fertiger kann bis 6mil, ich bin also mehr als einen Faktor 100 
darunter). Per Mail habe ich aber die Rückmeldung bekommen, dass das zu 
Kurzschlüssen führen könnte.
Meine Frage:
In Eagle kann ich für die "Trennwires" eine Dicke von 0 einstellen. Wie 
Dick sind diese Wires dann tatsächlich? Führt das zu unerwünschten 
Effekten wie riesigen Dateien oder Ähnlichem?

Freundliche Grüße und vielen Dank
Oskar

[Clemens L. (c_l)]

Oskar Maier schrieb:
> Im Layout teile ich das GND Polygon dann mit sehr dünnen, isolierten
> Wires unter dem ADC in AGND und GND.

Dafür gibt es die "Restrict"-Layer.

[Kai (Gast)]

Nicht für innenlagen bei z.b. 4 Layer Platinen.
Ich hab wire width hier schon öfters genutzt für den angegebenen Effekt 
- ohne Probleme.

[X4U (Gast)]

Oskar Maier schrieb:
> Im Schaltplan verwende ich nur ein GND Symbol.

Warum? Du hast zwei unterschiedliche Netze die irgendwo zusammengeführt 
werden.

> Im Layout teile ich das
> GND Polygon dann mit sehr dünnen, isolierten Wires unter dem ADC in AGND
> und GND.

Bei 2 Signalen und 2 Polygonen ist in Schaltplan und Layout klar was du 
willst. Deine Lösung ist vermutlich nach 2 Wochen auch von dir nicht 
mehr nachvollziehbar.

Nachteil ist das ein 0 Ohm widerstand rein muss. Alternativ ein SMD 
Device mit Kupferbrücke (this is the intentional GND-AGND connection). 
Da kommt ein DRC Fehler den man aber billigen kann (und im Device auch 
kommentieren kann). Diese Lösung ist auch später nachvollziehbar.

> Da die Wires extrem schmal sind sollten sie bei der Fertigung
> einfach verschwinden.

und wenn nicht?

[Oskar Maier (Gast)]

Es geht tatsächich um eine Innenlage. Die Lösung mit den Wires hat sich 
angeboten, da es sich nur um eine schmale Zunge zum Analogteil handelt. 
Darauf gekommen bin ich auch, weil sie im Eagle Forum von deren Support 
vorgeschlagen wurde (Link finde ich gerade nicht).
Bei einer Dicke von unter 1mil finde ich es zweifelhaft ob überhaupt 
etwas von der Leiterbahn übrig bleibt, mit 0,05mil habe ich mich somit 
auf der sicheren Seite gewähnt. Jetzt steht die Dicke auf 0 (müsste dann 
wohl 1nm, die Auflösung mit der Eagle intern arbeitet, sein?).

Vielen Dank und liebe Grüße

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Oskar Maier schrieb:
> In Eagle kann ich für die "Trennwires" eine Dicke von 0 einstellen. Wie
> Dick sind diese Wires dann tatsächlich?
Sie sind 0 breit, und dein Fertiger wird in seinen Gerberdaten eine 
Blende mit der Größe 0 finden und das entweder a) achselzuckend 
akzeptieren oder b) bei dir zurückfragen. Im Fall b) sagst du dann 
einfach: "ja, passt" und fertig.

[eagle user (Gast)]

Probier mal ein Polygon mit der Eigenschaft "cutout".

[Oskar Maier (Gast)]

Noch eine kurze Frage zum Fertiger Elecrow (der das machen soll):
Es geht um 4 lagige Platinen mit 70µ Kupfer außen und 35µ Kupfer innen. 
Im DRC File steht als minimaler Abstand zwischen Signalen 6mil, auf der 
Webseite steht 6mil (Recommend >8mil). Bei den Polygonen habe ich jetzt 
Isolate auf 8mil gesetzt, es gibt aber einige Signale mit Abständen 
>6mil <8mil. Elecrow "weigert" sich jetzt das zu fertigen ("the spacing 
is too naroww to manufacture well").
Hat jemand Erfahrungen ob die das hinbekommen?

Nochmals vielen Dank
Oskar

[Joe F. (easylife)]

Oskar Maier schrieb:
> folgt gelöst:
> Im Schaltplan verwende ich nur ein GND Symbol. Im Layout teile ich das
> GND Polygon dann mit sehr dünnen, isolierten Wires unter dem ADC in AGND
> und GND.

Man kann das GND Polygon auch einfach so zeichnen, dass es aus 2 
grösseren Flächen ('DGND' & 'AGND') mit schmalem Verbindungssteg 
besteht. Der Isolationsabstand lässt sich so sehr einfach und sauber 
definieren. Vias im Zwischenbereich werden dann auch sauber ausgespart.
Mit GND Vias muss man natürlich aufpassen (dass man sich keine 
zusätzliche Brücke einbaut, die der DRC nicht erkennen kann).

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Oskar Maier schrieb:
> Hat jemand Erfahrungen ob die das hinbekommen?
Du hast sie doch gefragt und die haben geantwortet:
> ("the spacing is too naroww to manufacture well")
Soweit eigentlich alles klar: es ist nicht sicher, ob alle Leiterplatten 
fehlerfrei sind. Das wundert mich nicht bei 70µ Cu und 150µ Abstand.

> auf der Webseite steht 6mil (Recommend >8mil).
Allerdings für 35µ Kupfer.
Die kleinsten Abstände gibt es nur für 35µ oder gar nur für 17µ Kupfer. 
Dann passt auch das Verhältnis von Breite/Tiefe wieder besser.