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#4721999
Der dargestellte SRAM-Speicherbaustein habe - bezogen auf den für den Speicherzugriff von außen nur "sichtbaren" Adressbus und den Datenbus - die Organisation m x 8 und die Adresswortbreite 13 Bit. Diese Organisation wird aber erst durch eine Multiplexerlogik erreicht, welche bei jedem Speicherzugriff anhand der anliegenden Adresse acht einzelne Bitzellen aus der quadratischem Bitzellenmatrix mit den Datenbusleitungen verbindet. a) Wie groß ist m, und wie groß ist die Anzahl k der Zeilen oder Spalten der quadratischen Zellenmatrix? m = ? k =? b) Wieviele Auswahlleitungen i für die Datenleitungsmultiplexer gibt es, und wieviele Spalten-Datenleitungen der Zellenmatrix müssen an jeden Multiplexer der 8 Datenbits verbunden sein? i = ? Auswahlleitungen ? = Spaltenleitungen pro Multiplexer Ich habe leider absolut keine Ahnung, wie ich zur Lösung komme. Könnt ihr mir vielleicht helfen? Ich will hier keine Hausaufgaben gemacht bekommen, sondern lerne für eine Klausur und möchte den Lösungsweg deshalb auch gerne verstehen =)
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SRAM-Organisation.jpg
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