Hallo, ich bin auf der Suche nach einem gute dokumentierten Beispielprojekt oder einer Applicationnote, wie ich für einen Cyclone V SoC ein vernünftiges Kommunikationsinterface zwischen dem ARM und einem NIOS II Softcore baue. Hat das hier schon jemand gemacht und kann einen allgemeinen Rat geben? Ein "normales" Avalon Memory Mapped Interface? Oder gibt es dafür ganz eigene Ideen? Würde mich über Hinweise/Tipps freuen!
Das im speziellen habe ich noch nicht gemacht. Aber spontan würde ich mal Schlagworte wie "Dual-Port-RAM" oder "Shared Memory" (ich meine, es gibt auch einen Arbiter für einen Multi-Master Avalon Bus)in den Raum werfen wollen. Ist halt die Frage, was du unter "vernünftig" verstehst. Eventuell reicht auch ein simples SPI..
ui schrieb: > ARM und einem NIOS II Ich habe das mal zwischen einem ARM9 und der ZPU evaluieren lassen. Welche Bandbreite brauchst Du? Wenn SPI reicht, nimm SPI. Das dürfte an 99% der verfügbaren ARMs dran sein. Wenn die SPI-Bandbreite nicht reicht, dann brauchst Du einen Mikrocontroller mit externem Memoryinterface oder einer anderen schnellen Schnittstelle. Ab da wird es dann spezifisch... Duke
Duke Scarring schrieb: > Das dürfte an 99% der verfügbaren ARMs dran > sein. Der ARM, von dem der TO spricht, ist bereits im FPGA. Der NIOS käme als Soft-Core hinzu. Es spielt sich also alles innerhalb des PFGAs ab. Beide Prozessoren können Avalon, welcher dann in der FPGA-Fabric zur Verfügung steht. Daher ist man hier vollkommen frei in der Wahl der Mittel.
Schlumpf schrieb: > Der ARM, von dem der TO spricht, ist bereits im FPGA. Der NIOS käme als > Soft-Core hinzu. Ah, ok. Der Cyclon V SoC ist also der Zync von Altera...
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