Lattice ICE40

Martin schrieb:
> gibt es bei der ICE40hx1k Serie auch irgendwo eine vorgefertigte dual
> clock fifo wie bei Quartus II?
Du vergleichst hier Kraut und Rüben: einen Baustein von Hersteller L 
mit der Toolchain vom Hersteller I. Das ist unsinnig.

Du musst dir einfach mal die im Baustein verfügbare Hardware darauf hin 
ansehen, ob dort ein RAM mit unabhängigem Schreib und Lese-Port 
vorhanden ist. Wenn ja, dann kannst du so einen Fifo implementieren. 
Kurze Drübersicht übers Datenblatt: mit dem sysMEM Block kannst du einen 
Fifo aufbauen. Und jetzt musst du nur noch schauen, wie du so einen 
Block instantiieren kannst/musst.

Da nimmst du dann den "FPGA Libraries Reference Guide" von Lattice her, 
und findest dort ohne langes Suchen einen FIFO_DC, der das tut, was du 
willst. Und mit ein wenig Recherche findest du auch eine TN1250, in dem 
so ein Memory-Block mal genauer beschrieben wird.

In anderen Worten: du machst Hardware. Dazu musst du deren Verhalten 
kennen. Und dazu musst du die Datenblätter, Appnotes und Technical Notes 
ansehen und verstehen. Sonst hast du irgendwann mal "seltsames" 
Verhalten und wirst den Fehler nicht finden.

Wenn immer Du IPs eines bestimmten Providers benutzt, kommst Du nicht 
darum herum, diese neu zu generieren sobald Du den Anbieter wechselst.

Es sei denn Du verwendest synthetisierbare Beschreibungen, welche die 
IPs nicht instanzieren sondern inferieren. Zumindest für Altera unD 
Xilinx geht das, auch für Dual-Clock-RAM (Beispiele für Code dazu bieten 
beide Anbieter, diese mit einem Codestück zu erschlagen ist manchmal 
tricky).

Vorteil: Du migrierst Problemlos von Anbieter zu Anbieter, wenn Du die 
Vorarbeit mal gemacht hast.
Nachteil: In der Regel kannst Du mit der Inferierungs-Methode nicht den 
ganzen Funktionsumfang eines einzelnen IPs jedes Anbieters ausnutzen.