Forum: FPGA, VHDL & Co. Vivado suche Turbotaste


Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
von René D. (Firma: www.dossmatik.de) (dose)


Bewertung
0 lesenswert
nicht lesenswert
Ich habe ein paar kleine Designs, die ich mal mit dem Spartan3 
entwickelt habe. Die ich jetzt in einen Artix wieder zum Leben bringen 
muss.
Leider habe ich das Gefühl, es geht um ein Vielfaches langsamer das 
Fitten. Obwohl ich einen viel schnelleren Rechner als damals habe und 
auch das Design muß nur in den FPGA und der ist auch um eine vielfaches 
größer.

Gibt es eine Option oder eine Einstellung wirf das Design in den FPGA 
ohne weitere Optimierung?

Ich will Zeit in der Entwicklung sparen.

von Christian R. (supachris)


Bewertung
0 lesenswert
nicht lesenswert
Auch unter ISE hat das Implementieren umso länger gedauert je größer das 
FPGA war. Der Artix hat um ein Vielfaches Mehr an Ressourcen als der 
olle Spartan, da dauert auch ein leeres Design schon lange.
Insgesamt ist Vivado aber schon ein Stück langsamer als ISE, das ist 
schon richtig.

von Zorg (Gast)


Bewertung
0 lesenswert
nicht lesenswert
René D. schrieb:
> Obwohl ich einen viel schnelleren Rechner als damals habe und
> auch das Design muß nur in den FPGA und der ist auch um eine vielfaches
> größer.

Wähle mal den kleinstmöglichen Artix aus (sofern nicht schon geschehen).

von René D. (Firma: www.dossmatik.de) (dose)


Bewertung
0 lesenswert
nicht lesenswert
Zorg schrieb:
> René D. schrieb:
>> Obwohl ich einen viel schnelleren Rechner als damals habe und
>> auch das Design muß nur in den FPGA und der ist auch um eine vielfaches
>> größer.
>
> Wähle mal den kleinstmöglichen Artix aus (sofern nicht schon geschehen).

Hardware ist bereits gesetzt.

von René D. (Firma: www.dossmatik.de) (dose)


Bewertung
0 lesenswert
nicht lesenswert
Mein I7 hat auch mehrere CPUs. Vivado nutzt nur eine CPU. Da wird nicht 
optimal parallelisiert.

von Zorg (Gast)


Bewertung
0 lesenswert
nicht lesenswert
René D. schrieb:
>> Wähle mal den kleinstmöglichen Artix aus (sofern nicht schon geschehen).
>
> Hardware ist bereits gesetzt


Ne ich meinte nur mal zum Testen als Vergleich nicht real auf der 
Platine ;-)

von René D. (Firma: www.dossmatik.de) (dose)


Bewertung
0 lesenswert
nicht lesenswert
4X Faster Implementation

The Vivado Design Suite accelerates implementation by delivering more 
turns per day while helping to eliminate them altogether. Vivado’s 
analytical placer delivers 4X faster runtimes and half the memory 
footprint of competing solutions.

I miss the 4x faster

von nixneuesimmi (Gast)


Bewertung
0 lesenswert
nicht lesenswert
>I miss the 4x faster

du vergleichst äpfel mit birnen

von Gustl B. (-gb-)


Bewertung
0 lesenswert
nicht lesenswert
Quartus ist erstaunlich schnell. Hab ich irgendwann im Sommer mal gegen 
Vivado getestet, gleiches Design, einmal dickes Altera FPGA und einmal 
kleiner Artix. Quartus hat sehr krass gewonnen. Auf Wunsch mache ich das 
gerne auch nochmal wenn ich Zeit habe.

von P. K. (pek)


Bewertung
0 lesenswert
nicht lesenswert
Gustl B. schrieb:
> Quartus ist erstaunlich schnell. Hab ich irgendwann im Sommer mal gegen
> Vivado getestet,

Habe ich vor einiger Zeit auch schon gemacht:

Beitrag "Ist Xilinx (Vivado) wirklich so langsam?"

Zu Vivado ist zu sagen, dass Xilinx Fortschritte macht. Mittlerweile 
entwickle ich auf dem Tool, gewisse Macken wurden ausgemerzt (z.B. der 
ehemals 20-minütige VHDL-Synthesischeck geht jetzt ähnlich schnell wie 
mit Quartus) und Vivado braucht jetzt nur noch (knapp) doppelt so lange 
für die Synthese mit gleicher Komplexität...

von VHDL hotline (Gast)


Bewertung
0 lesenswert
nicht lesenswert
René D. schrieb:
> Vivado nutzt nur eine CPU.

Auf deiner Konfiguration vielleicht, aber grundsätzlich geht da mehr.

https://www.xilinx.com/support/answers/50345.html

von Jürgen S. (engineer) Benutzerseite


Bewertung
0 lesenswert
nicht lesenswert
Vivado hat defaultmässig einiges eingeschaltet, was bei der ISE 
defaultmässig off ist, habe ich inzwischen gelernt. Ein Punkt ist z.B. 
das RTL-view, das bei Vivado aufwändiger ist und sicher Zeit wegfrisst. 
Das erstmalige Übersetzen ist auch mit viel mehr over head belastet, 
weil erst allerlei design check points erzeugt werden. Die allerdings 
helfen bei der späteren Resynthese.

von Sigi (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Gustl B. schrieb:
> gleiches Design, einmal dickes Altera FPGA und einmal
> kleiner Artix

Der Vergleich geht aber nach hinten los. Bei einem
grösseren FPGA habe ich zum Fitten einfach mehr Platz.
Wenn dann mit vergleichbar grossen FPGAs.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.