Forum: FPGA, VHDL & Co. FPGA - Art der Last


Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
von PrAquiline (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Hallo,

wenn man den Versorgungsspannungseingang am Core eines FPGA als eine Art 
Last beschreiben müsste, ist es dann eine kapazitive Last?

Bzw. wie könnte man die Last schaltungstechnisch (also als 
Ersatzschaltbild) darstellen?


Vielen Dank

von Dergute W. (derguteweka)


Bewertung
1 lesenswert
nicht lesenswert
Moin,

Wenn ich den Finger auf ein FPGA im Betrieb halt', wird mir klar, dass 
das in erster Linie eine ohm'sche Last ist. Kapazitiv gefaerbt wird die 
hauptsaechlich durch die Stuetzkondensatoren um's FPGA herum.
Ansonsten tendieren die Ersatzwiderstaende, die den Core darstellen zu 
spontanen Wertaenderungen, abhaengig, was im FPGA halt grad' so vorgeht.

Gruss
WK

von PrAquiline (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Okay danke,

ich versuche irgendwie die Last für eine Simulation zu modellieren, ein 
variabler Widerstand ist schon mal ein Anfang.

von Falk B. (falk)


Bewertung
0 lesenswert
nicht lesenswert
@ PrAquiline (Gast)

>wenn man den Versorgungsspannungseingang am Core eines FPGA als eine Art
>Last beschreiben müsste, ist es dann eine kapazitive Last?

Nein, das ist eher ein ohmsche Last, denn es fließt ja ein deutlicher 
Wirkstrom und keine Blindstrom. Genauer betrachtet ist es eine Art 
switched Capacitor charge pump, denn die Ladung wird ja zum umladen der 
parasitären Kapazitäten des FPGAs portionsweise benötigt. Siehe

Stromversorgung für FPGAs

>Bzw. wie könnte man die Last schaltungstechnisch (also als
>Ersatzschaltbild) darstellen?

In erster Näherung ein Widerstand, dessen Wert von der Anzahl 
schaltender Logikzellen und der Taktfrequenz abhängt.

von PrAquiline (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Okay verstehe.

Den Hinweis mit der switched Capacitor charge pump finde ich sehr 
interessant. Werde mich da mal genauer einlesen. Danke

von Martin K. (mkmannheim) Benutzerseite


Bewertung
0 lesenswert
nicht lesenswert
Falk B. schrieb:

> In erster Näherung ein Widerstand, dessen Wert von der Anzahl
> schaltender Logikzellen und der Taktfrequenz abhängt.

Ist das nach Außen hin wirklich noch sichtbar? Ich dachte immer, die 
Blockkondensatoren vergleichmäßigen den Strom nach Außen so weit, daß es 
nur noch eine kleine Restwelligkeit ist.

Oder kann man sagen, daß der Regler eine so hohe Dynamik haben muss, das 
ER den Pulsstrom beim Schalten abfängt?

Ich meine, dann könnte man die Kondensatoren auch weglassen, oder?

von Falk B. (falk)


Bewertung
0 lesenswert
nicht lesenswert
@ Martin Kluth (mkmannheim) Benutzerseite

>> In erster Näherung ein Widerstand, dessen Wert von der Anzahl
>> schaltender Logikzellen und der Taktfrequenz abhängt.

>Ist das nach Außen hin wirklich noch sichtbar?

Sicher.

> Ich dachte immer, die
>Blockkondensatoren vergleichmäßigen den Strom nach Außen so weit, daß es
>nur noch eine kleine Restwelligkeit ist.

Das ist auch so.

>Oder kann man sagen, daß der Regler eine so hohe Dynamik haben muss, das
>ER den Pulsstrom beim Schalten abfängt?

Nö, das kann er gar nicht.

>Ich meine, dann könnte man die Kondensatoren auch weglassen, oder?

Eben.

von Weltbester FPGA-Pongo (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Falk B. schrieb:
> @ Martin Kluth (mkmannheim) Benutzerseite
>>Ich meine, dann könnte man die Kondensatoren auch weglassen, oder?
> Eben.

Das ist wohl ironisch gemeint, oder?

von S. R. (svenska)


Bewertung
1 lesenswert
nicht lesenswert
Nein, aus falschen Voraussetzungen folgt Beliebiges.

Wenn der Regler so gut ist, dass er jeder Lastspitze perfekt folgen 
kann, kann man die Kondensatoren auch weglassen. Da es solche Regler 
nicht gibt, ist dem nicht so.

von Weltbester FPGA-Pongo (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Ok, dann halten wir mal fest: es braucht so viele Kondensatoren, wie zum 
Überbrücken des Einbrüche, die der Regler nicht packt, nötig sind.

Fragt sich, wieviele nötig sind. Bei uns unterbieten sich die Layouter 
gegenseitig beim Einsparen der StützKos, weil sie glauben, mit HyperLynx 
was Feines simuliert zu haben, das ihnen die Berechtigung dazu gibt.

von querleser (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Weltbester FPGA-Pongo schrieb im Beitrag #4821584:
> Ok, dann halten wir mal fest: es braucht so viele Kondensatoren, wie zum
> Überbrücken des Einbrüche, die der Regler nicht packt, nötig sind.

Ich hab noch keine PCB gesehen, wo der Regler nahe am FPGA war (vgl. 
PC-CPU und VR kaum 1 Fingerbreit Drumherum)

Der Regler regelt nur dort wo er misst, Sense-Zuleitungen zu einem FPGA 
habe ich auch noch nicht gesehen.

Die Kondenstoren um FPGAs u.A. "leistungshungrige" Chips, gleichen doch 
"nur"  Unidealismen der Versorgungsleitungen resp. des 
Versorgungs/netzwerkes/ aus WEIL man nicht jedem dieser einen eigenen, 
lokalen Regler in Labornetzteil-Qualität verpassen will.

Schlussendlich macht doch -bei ordentlichem Takt- jeder mm 
Versorgungsleitung wieder die Arbeit des Reglers "zur Sau". (Dem wird 
bei grossflächigen Chips bestimmt auch on-chip Rechnung getragen)

von Andreas S. (Firma: Schweigstill IT) (schweigstill) Benutzerseite


Bewertung
0 lesenswert
nicht lesenswert
querleser schrieb:
> Ich hab noch keine PCB gesehen, wo der Regler nahe am FPGA war (vgl.
> PC-CPU und VR kaum 1 Fingerbreit Drumherum)

Neben der Versorgungsspannungsintegrität geht es dabei auch um 
thermische Aspekte, d.h. man möchte die Abwärme des Spannungsregler und 
des FPGA nicht an exakt derselben Stelle haben.

> Der Regler regelt nur dort wo er misst, Sense-Zuleitungen zu einem FPGA
> habe ich auch noch nicht gesehen.

Auf Grund der hohen Stromanstiegsgeschwindigkeiten und daraus 
resultierender steiler Spannungseinbrüche könnte eh kein Spannungsregler 
mithalten, insbesondere auch kein Schaltregler.

> Die Kondenstoren um FPGAs u.A. "leistungshungrige" Chips, gleichen doch
> "nur"  Unidealismen der Versorgungsleitungen resp. des
> Versorgungs/netzwerkes/ aus WEIL man nicht jedem dieser einen eigenen,
> lokalen Regler in Labornetzteil-Qualität verpassen will.

Regler in "Labornetzteil-Qualität" wären vermutlich noch langsamer, auch 
als Linearregler, und eignen sich daher nicht als Ersatz für 
Abblockkondensatoren.

> Schlussendlich macht doch -bei ordentlichem Takt- jeder mm
> Versorgungsleitung wieder die Arbeit des Reglers "zur Sau". (Dem wird
> bei grossflächigen Chips bestimmt auch on-chip Rechnung getragen)

Exakt. Ein möglicherweise hinreichend schneller Regler würde daher nur 
zur Entdämpfung der auf den Leiterbahnen entstehenden Schwingungen 
führen und einen schicken Oszillator darstellen.

von Weltbester FPGA-Pongo (Gast)


Bewertung
0 lesenswert
nicht lesenswert
querleser schrieb:
> Ich hab noch keine PCB gesehen, wo der Regler nahe am FPGA war (vgl.
> PC-CPU und VR kaum 1 Fingerbreit Drumherum)

Die "Sense-Leitung" ist selbstredend der Ausgang des Reglers. Wollte man 
den Abgriffpunkt in den FPGA verlegen, wäre da die Induktivität der 
Leiterbahn mit drin und es würde eine Schwinung entstehen, ähnlich der, 
die Andreas hier andeutet.

von DivisionByZero (Gast)


Bewertung
0 lesenswert
nicht lesenswert
Weltbester FPGA-Pongo schrieb im Beitrag #4821584:

> Fragt sich, wieviele nötig sind. Bei uns unterbieten sich die Layouter
> gegenseitig beim Einsparen der StützKos, weil sie glauben, mit HyperLynx
> was Feines simuliert zu haben, das ihnen die Berechtigung dazu gibt.

Kommt schon mal darauf an was Du denen als Simulationsmodell deines 
HDL-Codes geliefert hast und wie weit Du versprochen hast, bis zur 
Auslieferung des Gerätes keine größeren Änderungen mehr an den Start zu 
bringen?

Oder hast Du denen gar nix geliefert? Was haben Die dann simuliert?
Und wer pappt die zusätzlichen Kondensatoren aufs Board wenn doch mal 
ein (umfassendes) Firmwareupdate ausgerollt werden muss ???

Wer an der Stelle (großflächig) von den Empfehlungen des FPGA 
Herstellers abweicht muss schon großes Gottvertrauen (oder in sich 
selbst) haben...

Als Ein- Mannbude reduzier ich auch das ein- oder andere Mal den ein- 
oder andere C. Aber ich weiss was ich tue (im Layout und im FPGA). Aber 
wenn ein Layouter meint er könne hier kreativ oder Sparsam sein dann 
steigt einfach die Chance dass es irgendwann mal schief geht...

von Falk B. (falk)


Bewertung
1 lesenswert
nicht lesenswert
@DivisionByZero (Gast)

>Als Ein- Mannbude reduzier ich auch das ein- oder andere Mal den ein-
>oder andere C. Aber ich weiss was ich tue (im Layout und im FPGA). Aber
>wenn ein Layouter meint er könne hier kreativ oder Sparsam sein dann
>steigt einfach die Chance dass es irgendwann mal schief geht...

Mir ist sowieso schleiferhaft, wieso ein LAYOUTER dort überhaupt 
rumfummeln darf? Der ENTWICKLER der Platine legt fest, welche Bauteile 
wo hinkommen, erst recht bei Stützkondensatoren! Der Layouter darf 
bestenfalls anmerken, daß er für deren Platzierung keinen Platz hat, 
dann muss er ZUSAMMEN mit dem Entwickler eine Löung finden! Aber 
eigenmächtige Änderungen an der Schaltung nimmt er ganz sicher NICHT 
vor. Bestenfalls einen paar Gatter in einem Logik-IC tauschen.

von Dampf T. (ouuneii)


Bewertung
0 lesenswert
nicht lesenswert
Anm. Sinnvollerweise ist der Entwickler auch gleich der Layouter, dann 
fallen die Diskussionen weg.

Hat irgendjemand hier schon mal ein FPGA in Aktion gesehen ?
Es ist schon 10 Jahtre her, da hab ich mal ein ACEX 30k gemessen, weil 
damit ein physikalisches Experiment gesteuert wurde. Da waren im 
Wesentlichen ein paar synchrone 16 bit Zaehler drin, Wir gingen dann mit 
den HCMOS Signalen des ACEX auf LVDS und ECL. Der Jitter war kleiner wie 
200ps und die Flanke war um die 300ps lang. Um solche Flanken puffern zu 
koennen muss man sich sehr Muehe geben mit dem Kondensatoren. Eigentlich 
benoetigt man einen 4 lagigen Print im Minimum. Unten am Chip ist dann 
alles voll mit Caps. Ein Teil der Kapazitaet muss sogar von der 
Leiterplatte uebernommen werden.

Ich hatte ein 16 GSample Oszilloskop mit Fet Tastkopf.

Wenn die Spannung intern einbricht koennen Fehlfunktionen vorkommen. Die 
simulierten Vorgaenge gehen von einer idealen Speisung aus. Bei einem 
Highend FPGA koennen die Speisungsbedingungen, in Kapazitaet pro 
Beinchen, und Induktivitaet dorthin gar nicht mehr erfuellt werden. Denn 
der dazu noetige Lagenabstand, dh der Lagenabstand bildet die 
Kapazitaet, ist nicht herstellbar.

: Bearbeitet durch User
von Dergute W. (derguteweka)


Bewertung
0 lesenswert
nicht lesenswert
Moin,

Weltbester FPGA-Pongo schrieb im Beitrag #4834214:
> Die "Sense-Leitung" ist selbstredend der Ausgang des Reglers. Wollte man
> den Abgriffpunkt in den FPGA verlegen, wäre da die Induktivität der
> Leiterbahn mit drin und es würde eine Schwinung entstehen, ähnlich der,
> die Andreas hier andeutet.

Ooch, sowas geht auch. Gabs mal bei engineering samples der ersten 
DVB-S2 Demodulatoren; Sind halt keine FPGAs, sondern DSP artige Gebilde 
- brauch(t)en aber aehnlich fies Strom; vor allem wenn die 
Fehlerkorrektur arbeiten muss.
Da wurde kurzerhand einer der vielleicht 10 Pins fuer Vcore ausgeguckt 
als Vsense Pin und an den wurde dann das Feedback des Schaltreglers fuer 
die Corespannung angehaengt statt Spannungsversorgung. Lief.
Hat's dann zum Glueck spaeter nicht mehr gebraucht ;-)

Gruss
WK

von Falk B. (falk)


Bewertung
1 lesenswert
nicht lesenswert
@Dampf Tramp (ouuneii)

>Anm. Sinnvollerweise ist der Entwickler auch gleich der Layouter, dann
>fallen die Diskussionen weg.

Das ist nicht allzu oft so.

>Hat irgendjemand hier schon mal ein FPGA in Aktion gesehen ?

Der ein oder andere Mitleser soll das schon mal gesehen haben ;-)

von Jürgen S. (engineer) Benutzerseite


Bewertung
1 lesenswert
nicht lesenswert
Falk B. schrieb:
> @Dampf Tramp (ouuneii)
>>Sinnvollerweise ist der Entwickler auch gleich der Layouter, dann
>>fallen die Diskussionen weg.
> Das ist nicht allzu oft so.
Das ist so ziemlich nirgendwo mehr so. Layouter sind heute ebenfalls 
hochspezialisierte Entwickler, die auch die eine oder andere Schulung 
brauchen und mit immer komplizierter werdenden Tools und Projekten 
umgehen müssen. Das ist eigentlich ein fulltime Job der es nicht 
ermöglicht, noch ein anderes Gebiet vertieft aufrecht zu erhalten.

>>Hat irgendjemand hier schon mal ein FPGA in Aktion gesehen ?
> Der ein oder andere Mitleser soll das schon mal gesehen haben ;-)
nicht nur gesehen, sondern auch gehört. Inzwischen beides gleichzeitig:
http://www.96khz.org/htm/graphicvisualizerrt.htm

Zu der Frage nach der Last: Ein FPGA im Betrieb ist eigentlich eine 
Ohmsche Last mit angeschlossenem digitalen Rauschgenerator auf der 
Versorgung und den Ausgängen. FPGAs sind aber im Lademoment eine echte 
Last, die der Spannungsregler können muss. Wenn der Regler dynamisch 
genug ist, das Einschalten hinzubekommen, dann packt er AC-mässig auch 
den Betrieb.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.