Was an diesem VHDL-Konstrukt funktioniert hier nicht?
1 | procedure Calc_Flags_Logic( |
2 | constant Data : in std_logic_vector) |
3 | is
|
4 | begin
|
5 | if (Data'left = '1') then |
6 | do something; |
7 | end if; |
8 | end procedure; |
Modelsim bringt die Fehlermeldung: no feasible entry for "="