Ist das synthetisierbar reg [7:0] regname[7:0];

[Anfänger (Gast)]

Hallo Zusammen,
Ich habe eine Anfänger Frage.
Ist das synthetisierbar

reg [7:0] regname[7:0];

Es soll eine Register Bank werden.

Vielen Dank

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Anfänger schrieb:
> Ist das synthetisierbar
> reg [7:0] regname[7:0];
Suche nach "verilog array" und du findest z.B. das hier:
http://stackoverflow.com/questions/3011510/how-to-declare-and-use-1d-and-2d-byte-arrays-in-verilog

> Ist das synthetisierbar
Was sagt der User Guide deines Synthesizers?