Forum: FPGA, VHDL & Co. Ist das synthetisierbar reg [7:0] regname[7:0];


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von Anfänger (Gast)


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Hallo Zusammen,
Ich habe eine Anfänger Frage.
Ist das synthetisierbar

reg [7:0] regname[7:0];

Es soll eine Register Bank werden.

Vielen Dank

von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Anfänger schrieb:
> Ist das synthetisierbar
> reg [7:0] regname[7:0];
Suche nach "verilog array" und du findest z.B. das hier:
http://stackoverflow.com/questions/3011510/how-to-declare-and-use-1d-and-2d-byte-arrays-in-verilog

> Ist das synthetisierbar
Was sagt der User Guide deines Synthesizers?

: Bearbeitet durch Moderator

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