Forum: FPGA, VHDL & Co. XDC constraints


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von FPGA B. (beginner_eda)


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Hallo,
folgende critical warning kommt in Vivado, wenn ich ein Referenz Design 
laufen lassen.

[Vivado 12-1387] No valid object(s) found for set_max_delay constraint 
with option '-to [get_pins -regexp 
{VOIP/ten_gig_block_kc705/core_reset_dly_reg\[[0-9]\]_srl3__VOIP_ten_gig 
_block_kc705_core_reset_dly_reg_p_([0-9]|[0-9][0-9])/D}]':

In XDC file:
set_max_delay -datapath_only -from [get_pins 
{Si5324CTRL/Si5324_status_reg[0]/C}] -to [get_pins -regexp 
{VOIP/ten_gig_block_kc705/core_reset_dly_reg\[[0-9]\]_srl3__VOIP_ten_gig 
_block_kc705_core_reset_dly_reg_p_([0-9]|[0-9][0-9])/D}]  5.400

core_reset_dly in VOIP/ten_gig_block_kc705/ ist ein Internal Signal:

signal core_reset_dly               : std_logic_vector(7 downto 0);

Ich verstehe leider nicht was critical warning bedeutet hier.

Mindestens verstehe ich:
D : Data
C : Clock
[0-9]|[0-9][0-9] : 0 zum 9 oder 0 zum 99

aber nur Das hilft nicht.

hat jemand Erfahrug mit dem Constraints (mit Regular Expression)?

: Bearbeitet durch User
von Markus F. (mfro)


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Tcl regular expression syntax:

http://www.tcl.tk/man/tcl/TclCmd/re_syntax.htm

1
[0-9]|[0-9][0-9]
beispielsweise steht für "0 - 99"

Die Fehlermeldung kann durchaus auch (nur) bedeuten, daß die 
"constrainte" Komponente wegoptimiert wurde.

: Bearbeitet durch User
von S. R. (svenska)


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Markus F. schrieb:
> Die Fehlermeldung kann durchaus auch (nur) bedeuten, daß die
> "constrainte" Komponente wegoptimiert wurde.

Das wäre nur eine normale Warnung, nichts kritisches.

Es ist in Vivado (aus welchem Grund auch immer) ein kritischer Fehler, 
wenn im Constraints-File ein Pin angegeben ist, der im Top-Level-Design 
fehlt. Aber ich kann nicht einschätzen, ob das hier das Problem ist.

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