Timer in CPLD mit µC konfigurieren, wie?

Hallo,

vielen Dank für eure schnellen Antworten. Dann lag ich ja nicht ganz 
falsch.

Der Weg über SPI interessiert mich, da er Leitungen und Aufwand spart. 
Ist der Gedanke dann der, dass das Schieberegister gleich den 
Vergleichswertregistern entspricht und ich über VHDL einfach jedem 
Counter einen Bereich des Schieberegisters als Vergleichsregister 
zuordne? Dann könnte ich die "Gestalt" der Register einfach über die 
Bitfolge des SPI-Streams konfigurieren. Das wäre flexibel.

Ich kenne mich mit VHDL nur ganz wenig aus. Ebenso habe ich erst wenig 
Erfahrung mit CPLDs. Wenn ich ein 16Bit Zähler oder ein Register 
aufsetze, wieviele FFs müsste ich hierfür bei der Synthetisierung 
einplanen? Je Bit nur eines? Wenn ich z.B. 5 Counter planen würde zu 16 
Bit und zu jedem ein Vergleichsregister, so wären das 160 zu Speichernde 
Bits.

Derzeit plane ich einen alten MaxII von Altera zu versuchen, der jedoch 
nur 240 LEs aufweist. Das dürfte zu knapp werden.

Ich danke euch für eure Hilfe.

Mit Gruß

Schmidt

Hallo,

danke für die Informationen. Ja, natürlich müssen weitere Baugruppen für 
die Interfaces und die Taktung berücksichtigt werden. Dann wird es 
vermutlich wirklich knapp bis unmöglich.

Der Grund, warum ich auf CPLDs schaue (nach meinem Kenntnisstand):
1. Nichtflüchtiger Speicher und somit kein Konfigurations EEprom oder µC 
notwendig.
2. Fixe Gatterlaufzeiten. Ich möchte einen sehr eng bestimmbaren 
Zeitraum zwischen zwei Timern erreichen können, ohne Gatterlaufzeiten 
berücksichtigen zu müssen.
3. Einfachere Spannungsversorgung (3,3V) -> einfacheres Layout.
4. Sehr günstige Entwicklungsboards von Altera (AliE..) und frei 
verfügbare Entwicklungsumgebung (Quartus).

Ich werde mir die anderen beiden Vorschläge mal ansehen. Habt ihr da 
Erfahrungen mit?

Mit Gruß und Dank

Schmidt

Noch etwas vergessen:

ihr habt offenbar mit den Lattice-Bausteinen Erfahrung. Könntet ihr mir 
einen Baustein empfehlen, der:

1. mit 3,3V läuft (oder von hier abgeleitet werden kann), und 3,3V 
kompatibele IOs hat? Ich würde gerne auf Pegelwandler verzichten, wenn 
es geht.
2. möglichst kein BGA-Package hat, gut verfügbar und preiswert ist?

Mit Gruß

Schmidt

Lothar M. schrieb:
> Zudem kommt noch das Interface dazu, das je nach
> nötiger Synchronisation (dürfen die Vergleichsregister zu beliebigen
> Zeiten manipuliert werden, oder muss das im "Nulldurchgang" des Zählers
> passieren?) nochmal 40-200 Flipflops braucht.

Diesen Synch-Aufwand kann man ein Stück weit reduzieren, wenn man den 
Zielwert für den Zähler nicht als Vergleichswert behandelt sondern als 
Reload-Wert eines Abwärtszählers: dann erfolgt die Übernahme geänderter 
Werte ganz von selbst nur beim Nulldurchgang. Außerdem muss man nicht 
beliebige 16-Bit-Werte miteinander vergleichen (was bei der üblichen 
und/oder-Logik von CPLDs hässliche Terme gibt), sondern man kann den 
Zählerwert fest mit 0 vergleichen.

Im Endeffekt benötigt man dann an Macrozellen n*16 für die Zähler plus 
n*16 für die Reloadwerte plus n für die Pulsausgänge plus eine Handvoll 
für das SPI und den Clock. Geht aber nur, wenn es sich um eine reine 
Timer-Anwendung handelt (also ein Nadelpuls mit progammierbarer 
Wiederholrate). Wenn es stattdessen PWM-Ausgänge werden sollten, wäre 
der zusätzliche Aufwand an Makrozellen nicht zu vermeiden.

Schmidt schrieb:
> Dann wird es
> vermutlich wirklich knapp bis unmöglich.

Das ist das schöne an der Logikentwicklung: du kannst dein Design schon 
mal (mit kostenlosen Werkzeugen) entwerfen und synthetisieren lassen, 
ohne dass du schon einen konkreten Baustein kaufst. Dann siehst du 
direkt, welcher Baustein ausreichen würde und welcher nicht und kannst 
auch im Nachhinein den Baustein ändern.

Ungünstig wäre nur, wenn du den ersten Entwurf mit der Software eines 
Herstellers machen würdest, und dann für den endgültigen Aufbau auf 
einen anderen Hersteller umschwenken müsstest.

Hallo,

@Achim

Ja, da stimme ich dir zu. Ich habe mich bislang ein wenig mit Quartus 
auseinander gesetzt und würde das Projekt auch gerne hiermit erarbeiten. 
Die Lernkurve liegt also noch vor mir. Daher frage ich lieber 
rechtzeitig nach Alternativen. Es besteht ein Hardwareentwurf, aber da 
ich darum wusste, habe ich mich noch nicht auf einen Baustein 
festgelegt.

Alternativ könnte ich den Entwurf auch mit der Cyclon-Serie versuchen. 
Dann würde ich mit dem Tool weiter arbeiten können. Aber die Cyclons mit 
Beinchen benötigen halt eine externe Konfiguration, was die Sache wieder 
kompliziert macht. Aber ja, eine Abschätzung des Designs wäre möglich.

Der Vorschlag mit dem Abwärtszähler ist super. Vielen Dank. Da müsste 
ich nur sehen, wie ich den Sollwert beim Zählerreset übergebe.

Entspricht bei den FPGAs ein LUT einer Macrozelle? Liegen die FFs als 
Hardwarekomponente vor oder werden die auch aus LUTs synthetisiert?

@alle

Die MachX0 scheinen deutlich günstiger zu sein für meinen 
Einsatzbereich. Angestrebte Ausgangsfrequenz derzeit 50MHz.

Hat einer einen Vorschlag für ein konkretes Bauteil in z.B. TQFP?

Mit Gruß und Dank

Schmidt

Schmidt schrieb:
> Der Vorschlag mit dem Abwärtszähler ist super. Vielen Dank. Da müsste
> ich nur sehen, wie ich den Sollwert beim Zählerreset übergebe.

Na ja, irgendwie in der Art:

if zaehler=x"0000" then
   zaehler<=zaehler_reload;
   Puls <= '1';
else
   zaehler<=zaehler - 1;
   Puls <= '0';
end if;

Und zaehler_reload ist halt Teil des Schieberegisters, das SPI-mäßig 
gefüllt wird.

Hallo Lothar,

vielen Dank für den Hinweis. Ich habe gleich mal nachgesehen und der 
fällt preislich ja wirklich hervorragend aus. Ein größerer MAXII oder 
MAXV kostet ein Vielfaches.

Ich habe festgestellt, dass Lattice offenbar drei IDEs anbieten. Warum 
denn das? Anscheinend ist aber Lattice Diamond das Programm der Wahl. 
Kannst du das bestätigen?

Wie sieht das mit Programmern aus? Ich habe einige Programmer gefunden, 
die anscheinend wie die USBBlaster vom Altera aufgebaut sind. Fallen aus 
Fernost jedoch etwas teuerer aus. Muss ich da auf etwas spezielles 
achten oder sind die über alle Familienmitglieder von Latticde 
kompatibel?

Leider konnte ich keine günstigen Evalboards oder einfache 
Breakoutboards mit rudimentärer Peripherie aus gleicher Quelle finden. 
Hast du hier evtl. eine Bezugsquelle oder könntest einen Tipp 
aussprechen?

Bei Altera wüsste ich um die Komponenten. Mit Lattice hatte ich noch nie 
Kontakt.

Vielen Dank!

Mit Gruß

P.S. so kommt man von einer spezifischen Frage auf einen kompletten 
Systemumstieg... :)

Schmidt

Schmidt schrieb:
> 2. Fixe Gatterlaufzeiten. Ich möchte einen sehr eng bestimmbaren
> Zeitraum zwischen zwei Timern erreichen können, ohne Gatterlaufzeiten
> berücksichtigen zu müssen.

Wenn ich dazu etwas anmerken darf:
Du tust Dir einen großen Gefallen, wenn Du alle Schaltvorgänge synchron 
zu einem einzigen Takt machst.
Das Synthese-Tool kümmert sich dann darum, dass die Gatterlaufzeiten 
eingehalten werden (sofern Du Deine Timings korrekt definiert hast).

Hallo,

vielen Dank für den Hinweis.

Leider bin ich die letzten Tagen etwas eingebunden, daher habe ich noch 
nicht viel Zeit für das Projekt investieren können. Aber ich habe mir 
schon ein Evalboard für die Lattice-Chips besorgt.

Ich bin bislang sowieso davon ausgegangen, dass es einen zentralen Clk 
gibt, auf den ich alle Unterfunktionen synchronisiere.

Ich halte euch auf dem Laufenden.

Mit Gruß und Dank

Schmidt

Hallo,

ich wollte mich für die Tipps und Hinweise für meinen FPGA/CPLD-Einstieg 
bedanken.

Mittlerweile läuft die SPI-Schnittstelle bislang fehlerfrei und auch die 
Zähler tun was sie sollen. Ich habe viel daran gelernt.

Mit Gruß und Dank

Schmidt