4-ter Pin in Transistormodell?

[Abdul K. (ehydra)]

Was kann man denn mit dem vierten Pin bei Transistoren anfangen in 
SPICE? Ich habe ihn in der Lib für Optokoppler entdeckt. Bsp:
.subckt MOC205 1 2 3 4 5
R1 N003 2 2
D1 1 N003 LD
G1 3 5 N003 2 {Igain}
C1 1 2 18p
Q1 3 5 4 [4] NP
.model LD D(Is=1e-20 Cjo=18p)
.model NP NPN(Bf=610 Vaf=140 Ikf=15m Rc=1 Cjc=19p Cje=7p Cjs=7p 
C2=1e-15)
.ends MOC205

Google bemüht, fand sich das es der innere Anschluß der Basis ist - ohne 
dem Basiswiderstand.

1. Was kann man damit noch anfangen?
2. Was bedeutet die eckige Klammer in LTspice?

[Helmut S. (helmuts)]

1. Normalerweise wird der 4. pin in SPICE mit dem Substrat verbunden in 
dem der Transistor eingebettet ist.

2. Q1 3 5 4 [4] NP
Diese eckigen Klammern sind mir bisher nicht aufgefallen. Vielleicht 
wwerden die einfach ignoriert. Auf jeden Fall beschwert sich LTspice 
nicht.

[Abdul K. (ehydra)]

1. Ja, nur es ist ja nur ein Transistor. Welches 'Substrat' soll da 
vorhanden? Parasitäre Effekte fallen damit raus.

Im Help-File steht bei Q:
VBIC Capabilities compared to Standard Gummel-Poon Model
- Integrated Substrate transistor for parasitic devices in integrated 
processes

rbb wird umschifft, wie man im Diagramm sehen kann. Aber vielleicht 
steckt noch mehr drin.
Es fehlt aber die Aktivierung des VBIC Modells via Level=xy.

2. Mag sein ne eckige Klammer hat keine Bedeutung, andererseits ist Mike 
nicht für sowas bekannt. Der ist eher mathematischer Minimalist.


Also da bleiben Fragen offen.

[Klakx (Gast)]

Spice wird nun mal auch für integrierte Schaltungen verwendet. Das 
Transistor-Modell verwendet auch den Bulk-Anschluss. Im Gummel-Poon 
Modell ist das die Kapazitiv gekoppelte Verbindung von Kollektor zu 
Bulk. (einfach mal googeln)

[Abdul K. (ehydra)]

Schon verstanden. Es gibt bei einem Einzeltransistor aber kein Bulk oder 
Substrat! Was anderes wäre sowas wie ein CA3096 oder CD4007.

Ich habe bisserl rumgespielt. Also vom Schaltplaneditor kommt man gar 
nicht zu so einer Netzliste mit einer einzigen eckigen Klammer. Setzt 
man nämlich diese schon im Schaltplan, dann sind sie in der Netzliste 
doppelt vorhanden. Bleibt uminös. Mit Google kam ich nicht weiter.
Der Ersteller hätte ja auch einen 3-Anschluß Tranistor nehmen können.

Diese Optokoppler Modelle sind eh nicht sonderlich super. Fehlt z.B. der 
Temperaturgang.

[Yalu X. (yalu) (Moderator)]

Die eckigen Klammern dienen dazu, Konflikte bei Knoten und Modellen
gleichen Namens zu vermeiden.

In Spice gibt es getrennte Namensräume für Knoten- und Modellnamen,
deswegen dürfen Knoten und Modelle prinzipiell gleich heißen. In den
meisten Fällen kann eindeutig entschieden werden, ob bei einem
bestimmten Namen ein Knoten oder ein Modell gemeint ist.

Beispiel:

.model TMA NPN
.model TMB NPN
R1 TMA TMB 1k

Beim R-Element sind die beiden ersten Argumente immer die beiden
Anschlussknoten, d.h. TMA und TMB sind hier ganz klar Knotennamen.

Bei Elementen mit optionalen Argumenten ist die Entscheidung aber nicht
immer eindeutig.

Beispiel:

  .model TMA NPN
  .model TMB NPN
  .model TMC NPN
  .model TMD NPN
  .model TME NPN
  Q1 TMA TMB TMC TMD TME

Q1 könnte sein:

1. ein Transistor mit 3 Anschlüssen (TMA, TMB und TMC) und dem Modell
   TMD, dessen erster Modellparameter TME ist

2. ein Transistor mit 4 Anschlüssen (TMA, TMB, TMC und TMD) und dem
   Modell TME ohne Modellparameter

LTspice entscheidet sich für die erste Alternative.

Will man stattdessen die zweite Alternative, muss man das mehrdeutige
vierte Argument (TMD) in eckige Klammern setzen. Dann interpretiert
LTspice diesen Namen nicht als Modell- sondern als Knotennamen:

  Q1 TMA TMB TMC [TMD] TME

Um diesem Problem von vornherein aus dem Weg zu gehen, setzt LTspice bei
der Konvertierung der grafischen Darstellung (*.asc) in die Netzliste an
potentiell mehrdeutigen Stellen automatisch die eckigen Klammern um
Knotennamen (das bekommt man aber nur mit, wenn man sich die generierte
Netzliste anschaut).

In deinem Beispiel vom 20.03.2017 14:03 könntest du also problemlos den
4. Anschluss des Transistors von [4] in NP umbenennen, ohne dadurch
Probleme mit dem gleichnamigen Transistormodell zu bekommen.

Da LTspice die Klammern automatisch setzt, musst du dich nur dann um sie
kümmern, wenn du nicht den grafischen Editor benutzt, sondern die Spice-
Dateien von Hand schreibst und dabei die Gefahr besteht, dass deine
Knotennamen mit Modellnamen (bsp. aus eingebundenen Bibliotheken)
kollidieren können.

[Abdul K. (ehydra)]

Vielen Dank Yalu!
Trotzdem gelang es mir nicht, ausgehend vom Schaltplaneditor automatisch 
EINFACHE eckige Klammern zu erzeugen in der Netzliste! Schrieb ich schon 
oben. Mache ich was falsch?

[Siliconkocher (Gast)]

Abdul K. schrieb:
> 1. Ja, nur es ist ja nur ein Transistor. Welches 'Substrat' soll da
> vorhanden?

Ja halt der Halbleiter-Kristall in den die dotierten Wannen  implantiert 
worden.  http://www10.edacafe.com/book/ASIC/Book/CH02/CH02-3.gif

[Yalu X. (yalu) (Moderator)]

Abdul K. schrieb:
> Trotzdem gelang es mir nicht, ausgehend vom Schaltplaneditor automatisch
> EINFACHE eckige Klammern zu erzeugen in der Netzliste!

Stimmt, bei numerischen Knotennamen wie der 4 werden die Klammern nicht
gesetzt, warum auch immer. Das führt im angehängten Beispiel zum Fehler,
weil hier die 4 am Substratanschluss fälschlicherweise als Modellname
interpretiert wird. Der Fehler verschwindet, wenn man die Klammern in
der .net-Datei manuell setzt.

Interessanterweise verschwindet der Fehler auch, wenn man für Q1 als
Modell 4 statt NP angibt. Dann wird in der Zeile

Q1 0 0 0 4 4

die erste 4 auch ohne Klammern korrekt als Knotenname und die zweite 4
als Modellname interpretiert.

So ganz ist mir deswegen die Philosophie hinter der ganzen Sache auch
nicht klar :) Solange man alle Modellnamen so wählt, dass sie nicht nur
aus Ziffern bestehen, sollte das alles aber kein Problem darstellen.

[Abdul K. (ehydra)]

Siliconkocher schrieb:
> Abdul K. schrieb:
>> 1. Ja, nur es ist ja nur ein Transistor. Welches 'Substrat' soll da
>> vorhanden?
>
> Ja halt der Halbleiter-Kristall in den die dotierten Wannen  implantiert
> worden.  http://www10.edacafe.com/book/ASIC/Book/CH02/CH02-3.gif

Das ist ein FET, wir reden von BJT. Andere Baustelle.

[Abdul K. (ehydra)]

Yalu an seinen Grenzen ;-)

Vielleicht mag Helmut mal Mike fragen. Ich mach das lieber nicht.