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Forum: FPGA, VHDL & Co. LVDS am Artix7


Autor: Gustl Buheitel (-gb-)
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Hallo,

wie hängen die Versorgungsspannungen der Bänke mit den LVDS-Pegeln 
zusammen?

Angenommen ich habe einen ADC mit LVDS outputs (ANSI 644 levels) und 
DRVDD von 3,3V. Kann ich den am Artix7 betreiben? So wie ich das bisher 
verstehe ist LVDS wie das D besagt differentiell und sollte daher 
unabhängig von der Versorgungsspannung sein solange die einzelnen 
Signalpegel nicht aus dem Bereich Masse ... DRVDD rausgehen.

Hier http://www.interfacebus.com/Design_Connector_RS644.html sieht man 
die Pegel von LVDS, die liegen bei 644 zwischen 1V und 1,4V. Ist meine 
Annahme korrekt, dass man das betreiben kann wenn man am Artix7 LVDS_25 
oder LVDS_18 einstellt?

Warum bin ich verwirrt?
Hier https://www.xilinx.com/support/answers/43989.html steht, dass 
LVDS_33 nicht unterstützt wird am Artix7.
Hier 
https://forums.xilinx.com/t5/Virtex-Family-FPGAs/w... 
steht dass das nur die Interne Schaltung im FPGA betrifft aber nicht die 
externen Pegel.

Vielen Dank!
Gustl, der das erste Mal etwas mit LVDS spielen möchte.

Autor: Duke Scarring (Gast)
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Gustl B. schrieb:
> wie hängen die Versorgungsspannungen der Bänke mit den LVDS-Pegeln
> zusammen?
Bei höherer Versorgungsspannung darf vermutlich die Common-Mode-Spannung 
auch höher liegen. Bei der üblichen Spannung von irgendwas bei 1V bis 
1,2V ist die Versorgungsspannung der Bank unerheblich.


> die Pegel von LVDS, die liegen bei 644 zwischen 1V und 1,4V. Ist meine
> Annahme korrekt, dass man das betreiben kann wenn man am Artix7 LVDS_25
> oder LVDS_18 einstellt?
Ja, sollte klappen. Die Spannung (1,8V bzw. 2,5V) sollte der 
Bankspannung entsprechen.

Duke

Autor: Christian R. (supachris)
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Ja das geht, aber dann lassen sich die integrierten 
Terminierungswiderstände nicht nutzen, das geht nur bei VCCIO 2.5V.

Autor: Gustl Buheitel (-gb-)
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Vielen Dank, aber dazu

Christian R. schrieb:
> Ja das geht, aber dann lassen sich die integrierten
> Terminierungswiderstände nicht nutzen, das geht nur bei VCCIO 2.5V.

habe ich noch eine Frage:
Heißt das, dass wenn ich VCCIO (im FPGA) auf 2,5V lege ich diese 
Widerstände nutzen kann? Oder müsste das DRVDD vom ADC bei 2,5V liegen?

Und noch weitere Fragen:
Im FPGA sind ja manche Pins Clockcapable. Jetzt will ich den ADC ja auch 
takten und der hat einen differentiellen Takteingang und auch einen 
differentiellen Taktausgang (zum Samplen der Daten am FPGA). An den 
Takteingang des ADCs werde ich einen LVDS-Oscillator anschließen. Was 
mache ich mit dem Taktausgang zum FPGA, sollte ich da am FPGA 
Clockcapable Pins (Diff-Päärchen) verwenden oder geht da ein beliebiger 
differentieller Eingang?

(Will etwas lernen und entwerfe daher mal eine Platine mit ein paar 
schnelleren ADCs.)

Autor: Duke Scarring (Gast)
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Gustl B. schrieb:
> Was
> mache ich mit dem Taktausgang zum FPGA, sollte ich da am FPGA
> Clockcapable Pins (Diff-Päärchen) verwenden oder geht da ein beliebiger
> differentieller Eingang?
Definitiv ja. Sonst hast Du u.U. Probleme die Daten synchron zu sampeln.
Richtig kritisch wird es bei höheren Datenraten und dem 
JES204-Protokoll.

Duke

Autor: Christian R. (supachris)
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Wie schnell ist der ADC? Ja Clock Ausgang direkt differentiell an CC 
Pins. Und es gilt die VCCIO des FPGA für die Terminierung. Bei 3.3V 
musst du jedes paar extern mit 100Ohm differenziell abschließen. Ist 
auch bekloppt im Layout.
JESD204 geht ja sowieso über die MGT, da ist alles nochmal ganz anders.

Autor: Gustl Buheitel (-gb-)
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Ich weiß noch gar nicht ob ich die Platine wirklich baue, mir fehlt der 
Anwendungsfall, aber trotzdem würde ich gerne dazulernen.

Ich dachte an den AD9480 mit 250MSps, der ist nicht zu teuer. Das ist 
nicht irre schnell und vielleicht ganz nett für ein selbstbau Oszi oder 
so.

Hier ist das Datenblatt:
http://www.analog.com/media/en/technical-documenta...

Als Clock wollte ich die hier 
http://www.farnell.com/datasheets/1521220.pdf ranhängen anschließen 
wobei ich nicht weiß ob da terminiert werden muss.

Autor: Duke Scarring (Gast)
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Gustl B. schrieb:
> Ich dachte an den AD9480 mit 250MSps, der ist nicht zu teuer. Das ist
> nicht irre schnell und vielleicht ganz nett für ein selbstbau Oszi oder
> so.
Kann man machen. Mir scheint der ist schon etwas älter (im Datenblatt 
steht was von 2005). Heute will man mehr Kanäle und mehr Auflösung bei 
dieser Samplerate.

Andererseits braucht man bei 8 Bit auch nicht so einen superguten 
Tiefpass am Eingang...

Duke

Autor: Gustl Buheitel (-gb-)
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Richtig, aber das ist dann auch teurer. Und meist haben die dann auch 
diesen seriellen Anschluss. Ich weiß nicht ob das ohne MGT geht, also 
zumindest nicht irre schnell.

Eigentlich möchte ich nur etwas lernen in meiner Freizeit. Auch 
Layouten. Irgendwie macht das Jeder etwas anders.

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