VHDL Strukurbeschreibung - Funktion der Komponenten bestimmen

Hi Leute,

habe eine Frage bezüglich der Strukturbeschreibung in VHDL.
Wenn man folgenden VHDL Code sich anschaut, kommt die im Anhang 
dargestellte Struktur.
Es geht nicht um den Sinn der Schaltung, aber ich verstehe noch nicht 
ganz man verbindet die Komponenten miteinander, aber an welcher Stelle 
definiere ich denn letztendlich, ob es sich um ein AND- bzw. OR-Gatter 
handelt. Der Aufbau der Komponente ist ja zunächst gleich.

entity test is
    port(   a: in std_logic;
            b: in std_logic;
            y: out std_logic);

end test;


architecture STRUCTURE of test is

    component AND2 is
        port(   a   : in std_logic;
                b   : in std_logic;
                y   : out std_logic);
    end component AND2;


    component OR2 is
        port(   a   : in std_logic;
                b   : in std_logic;
                y   : out std_logic);
    end component OR2;


signal s1: std_logic;
signal s2: std_logic;

begin

M1: AND2
    port map (a, b, s1);


M2: AND2
    port map (a, b, s2);


M3: OR2
    port map (s1, s2, y);

end STRUCTURE;