Strichpunkt Fehler

[Johannes H. (Gast)]

Hallo Leute,

ich bin gerade am Verzweifeln. Seit stunden versuche ich vergeblichst, 
den Strichpunktfehler zu finden, den mir Modelsim ausgibt. Langsam 
glaube ich, dass es sich nicht um einen Strichpunkt Fehler handelt und 
deshalb hoffe ich, ihr könntet mir helfen.

library IEEE;
use IEEE.std_logic_1164.all;

architecture struc of johnson_cnt is
  signal s_inv_msb  : std_logic;
  signal s_load    : std_logic;
  signal s_q_intern  : std_logic_vector(BITS - 1 downto 0);
  
  component dff_l
    port(Clk  : in  std_logic;
       Reset  : in  std_logic;
       Load  : in  std_logic;    
       D_load  : in  std_logic;    
       D_in  : in  std_logic;
       Q    : out  std_logic);
  end component;
       
  component kor_sn 
    port(Msb_i   : in  std_logic;
       Lsb_i   : in  std_logic;
       Inv_msb : out  std_logic;
       Load_o   : out  std_logic);
  end component;

begin 
  
  i_johnson_cnt : kor_sn
    port map
      (Msb_i    => s_q_intern(BITS - 1),
       Lsb_i    => s_q_intern(0),
       Inv_msb  => s_inv_msb,
       Load_o    => s_load);
  
  i_johnson_cnt0 : for i in 0 to BITS - 1 generate
    DFF_A : if i = 0 generate
      I_0 :  dff_l  
      port map
        (Clk   => Clk,
         Reset  => Reset,
         Load  => s_load,
         D_load => D_load(i),
         D_in  => s_inv_msb, 
         Q    => s_q_intern(i));
    end generate DFF_A;
    
    DFF_M : if i > 0 and i < BITS - 1 generate
      I_M :  dff_l
      port map
        (Clk   => Clk,
         Reset  => Reset,
         Load  => s_load,
         D_load => D_load(i),
         D_in  => s_q_intern(i - 1), 
         Q    => s_q_intern(i));
    end generate DFF_M;
    
    DFF_E : if i = BITS - 1 generate 
      I_E : dff_l
      port map
        (Clk  => Clk,
         Reset   => Reset,
         Load  => s_load,
         D_load  => D_load(i),
         D_in  => s_q_intern(i - 1),
         Q    => s_q_intern(i));
    end generate DFF_E;
    
  Q_out <= s_q_intern;
  
end architecture struc;

Die Fehlermeldung, die ich erhalte, lautet:
near "architecture": expecting ';'

und es zeigt auf die letzte Architecture Zeile

 end architecture struc;

[Michael B. (laberkopp)]

end struc;
?

[Lothar M. (lkmiller) (Moderator)]

Johannes H. schrieb:
> Die Fehlermeldung, die ich erhalte, lautet: near "architecture":
> expecting ';'
Mit genau diesem Code? Wo ist die Entity zur Architecture?

> Langsam glaube ich, dass es sich nicht um einen Strichpunkt Fehler
> handelt
Ich glaube du hast Recht.

[Johannes H. (Gast)]

Tut mir Leid, hier ist die Entity.

library IEEE;
use IEEE.std_logic_1164.all;

entity johnson_cnt is 
  generic(BITS : positive := 4);
  port(Clk  : in  std_logic;
     Reset  : in  std_logic;
     D_load  : in  std_logic_vector(BITS - 1 downto 0);
     Q_out  : out  std_logic_vector(BITS - 1 downto 0));
end entity johnson_cnt;

[Lothar M. (lkmiller) (Moderator)]

Active HDL sagt:
# Error: COMP96_0019: johnson_cnt.vhd : (78, 5): Keyword 'generate' 
expected.
# Error: COMP96_0019: johnson_cnt.vhd : (78, 23): Keyword 'end' 
expected.
Ich würde sagen: zähl mal deine "generate" und "end generate" nach:

  i_johnson_cnt0 : for i in 0 to BITS - 1 generate
    DFF_A : if i = 0 generate
      I_0 :  dff_l  
      port map
        (Clk   => Clk,
         Reset  => Reset,
         Load  => s_load,
         D_load => D_load(i),
         D_in  => s_inv_msb, 
         Q    => s_q_intern(i));
    end generate DFF_A;

Und als Tipp: immer mal auch einen anderen Compiler drüber schauen 
lassen... ;-)

[Johannes H. (Gast)]

Das gibt's nicht, da sitzt man stundenlang und das wegen sowas...ich 
glaube ich sollte es für heute belassen :)

Aber vielen, vielen Dank für die Hilfe und könntest du mir noch andere 
Compiler empfehlen?

[Lothar M. (lkmiller) (Moderator)]

Ich nehme gern den Active HDL, den ed über Lattice für lau gibt. Aber 
normalerweise hast auch du zwei Compiler: den vom Synthesizer und den 
vom Simulator.

[Johannes H. (Gast)]

Aha ok ich schau mich mal durch nochmals vielen Dank.