Xilinx ISE Fitter: IOBUFE/IOBUFE_TRST

vhtl Gast #4953077
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Mein VHDL-Design für einen Xilinx CPLD erzeugt beim Fitten ein seltsames 
internes Signal:

Signal           Total   Imp   Exp Unused  Loc     Pin   Pin     Pin
Name             Pt      Pt    Pt  Pt               #    Type    Use
S<7>             4       0     0   1       FB5_8   39    I/O     I/O
S_7_IOBUFE/S_7_IOBUFE_TRST
                 2       0     0   3       FB5_7         (b)     (b)

Das Signal S ist vom Typ std_logic_vector(7 downto 0) und bidirektional. 
Das seltsame Signal wird aber nur für S(7) erzeugt.

Ich denke, es hängt damit zusammen, wie die einzelnen Signale von S über 
die FB verteilt sind.

Ist das Signal in irgendeiner Weise schädlich (z.B. Zeitverzögerung)?

Welche Ursache hat das Signal, bzw. wie kann man es loswerden?

Das Fitten wird erfolgreich und ohne Warnungen abgeschlossen. Ob die 
Schaltung funkioniert, kann ich ohne Platine nicht testen.
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Achim S. Gast #4953621
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vhtl schrieb:
> Das Signal S ist vom Typ std_logic_vector(7 downto 0) und bidirektional.

wenn S bidirektional ist, braucht es wohl irgendein Kontrollsignal, mit 
dem sich die IOs hochohmig schalten lassen. Vielleicht ist 
S_7_IOBUFE/S_7_IOBUFE_TRST dieses Signal?

vhtl schrieb:
> Das seltsame Signal wird aber nur für S(7) erzeugt.

Vielleicht wird nur ein Steuersignal erzeugt, aber dann parallel für die 
Tristate-Steuerung aller 8 Bits verwendet?
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vhtl Gast #4953741
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Herzlichen Dank für Deine Antwort.

Ich habe aber noch weitere bidirektionale Signale, für die dieses Signal 
nicht generiert wird.

In einer früheren Iteration mit anderer Pinbelegung war das Signal sogar 
ganz verschwunden. Jetzt bin ich mit meiner Belegung aber relativ fest 
gebunden, und kann nicht so lange ändern, bis es verschwunden ist.
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Achim S. Gast #4953800
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vhtl schrieb:
> Ich habe aber noch weitere bidirektionale Signale, für die dieses Signal
> nicht generiert wird.

Irgendwie wird aber auch bei denen die Richtung des Signals gesteuert 
werden müssen. Was ist denn laut Report-Files am OE-Eingang von deren 
IOs angeschlossen?

Ansonsten häng halt mal dein VHDL-File ran: aus den Minischnipseln, die 
du bisher zeigst, ist schwer zu "erraten", was in deinem Design los ist. 
Und verrate bei Gelegenheit vielleicht auch, um was für ein Xilinx-CPLD 
es sich handelt.
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