I2C Master bekommt kein ACK

[GS (chromosoma)]

Abend.
Gegeben ist Terasic DE10-Standard board (sehr ähnlich zu DE1-SoC) mit 
WM8731 audio CODEC.

Ich will jetzt einen einfachen Audio Interface auf dem FPGA realisieren.

WM8731 ist mit FPGA  über I2C Schnittstelle angeschlossen.

Das Problem ist, dass mein I2C Controller kein ACK sieht. Es gibt zwar 
ein ACK, aber nur wenn der letzter gesendeter Bit ein '0' ist. Ich denke 
in diesem Fall wird die SDA Leitung  von FPGA auf LOW gezogen, und der 
Controller "denkt", es wäre ein ACK von WM8731.
Ist der letzter Bit ein '1', so wartet I2C Controller ewig auf ACK...
Irgenwie verstehe ich nicht, was ich falsch mache. Meine Simulation 
sieht meine Meinung nach OK aus, die I2C Adresse stimmt auch.

Hier ist mein beschiedener, selbst  geschriebener I2C Controller:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity test_1 is

port(

LEDR: out std_logic_vector(9 downto 0);
KEY: in std_logic_vector(3 downto 0);
SW: in std_logic_vector(9 downto 0);
------------------------
AUD_BCLK: out std_logic;
AUD_XCK: out std_logic;
AUD_ADCLRCK: out std_logic;
AUD_ADCDAT: in std_logic;
AUD_DACLRCK: out std_logic;
AUD_DACDAT: out std_logic;
------------------
FPGA_I2C_SCLK: out std_logic;
FPGA_I2C_SDAT: inout std_logic;
-------------------------
CLOCK_50 : in std_logic
);
end test_1;


architecture main of test_1 is
signal single_shot: std_logic:='0';
signal spi_clk_en: std_logic:='0';
signal clk_codec:std_logic:='0';
signal aud_prsc: integer range 0 to 255:=0;
signal codec_prsc: integer range 0 to 10 :=0;
signal data_H: std_logic_vector( 6 downto 0);
signal data_L: std_logic_vector( 8 downto 0);
signal input_index: integer range 0 to 31:=0;
signal rec_flag: std_logic:='0';
signal datain: std_logic_vector(31 downto 0):=(others=>'0');
signal clk_SPI: std_logic:='0';
signal spi_presc: integer range 0 to 50000000:=0;
signal spi_addr: std_logic_vector(7 downto 0):="00110100";
signal data_index: integer range 0 to 15:=0;
signal data_out: std_logic_vector(15 downto 0);
type fsm is (send_addr,ack1,ack2,ack3,data_high,data_low,sby,start, stop);
signal SPI_flag: std_logic:='0';
signal fsm_spi: fsm:=sby;

begin
AUD_XCK<=clk_codec;
AUD_BCLK<=clk_codec;
data_out(15 downto 9)<=data_H;
data_out(8 downto 0)<=data_L;


 process (CLOCK_50)
  begin
  if rising_edge(cloCK_50) then
  ---------------SPI clock----------------------
    if(spi_presc<5000)then
    spi_presc<=spi_presc+1;
    else
    Clk_SPI<=not CLK_SPI;
    spi_presc<=0;
    end if;
  ------------------CODEC clock-----------------
    if(codec_prsc<4)then
     codec_prsc<=codec_prsc+1;
    else
    codec_prsc<=0;
    clk_codec<=not clk_codec;
     end if;
  ----------------------------------------------
  
    IF (spi_clk_en='1')then
      FPGA_I2C_SCLK<= not clk_SPI;
    else 
      FPGA_I2C_SCLK<='1';
    end if;
  
  
  end if;  
  end process;
  
  ----------------------SPI-FSM-----------------
 process (clk_SPI)
  begin
  
  if rising_edge(clk_SPI) then
  if (SW(1)='1') then---hard reset
  fsm_spi<=sby;
  end if;
  
  case fsm_spi is
    when send_addr=>
                   -----sende Adresse-----------------
       spi_clk_en<='1';
       LEDR(9 downto 6)<="0011";
      if(data_index>0)then
         FPGA_I2C_SDAT<=spi_addr(data_index);
        data_index<=data_index-1;
      else
        FPGA_I2C_SDAT<=spi_addr(data_index);
        data_index<=15;---  data  length
        fsm_spi<=ack1;
      end if;
    when ack1=>
                ------------warte auf ACK-------------------
        LEDR(9 downto 6)<="0100";
        FPGA_I2C_SDAT<='Z';
        if(FPGA_I2C_SDAT='0')then
        fsm_spi<=data_high;
        end if;
    when data_high=>
                ---------sende erste 8 bits und warte auf ACK----------
        LEDR(9 downto 6)<="0101";
        if(data_index>7)then
         FPGA_I2C_SDAT<=data_out(data_index);
        data_index<=data_index-1;
        else
          FPGA_I2C_SDAT<='Z';
          if(FPGA_I2C_SDAT='0')then
            fsm_spi<=data_low;
          end if;
        end if;

     when data_low=>
                   --------------------und jetzt die nächste 8 bit----------
        LEDR(9 downto 6)<="1000";
        if(data_index>0)then
              FPGA_I2C_SDAT<=data_out(data_index);
        data_index<=data_index-1;
        else
        FPGA_I2C_SDAT<=data_out(data_index);
        fsm_spi<=ack3;
        end if;
    when ack3=>
        LEDR(9 downto 6)<="1001";
        FPGA_I2C_SDAT<='Z';
        if(FPGA_I2C_SDAT='0')then
        fsm_spi<= stop;
        end if;
     when sby =>
        LEDR(9 downto 6)<="0001";
        FPGA_I2C_SDAT<='1';        
        data_index<=7;--- addr length
        if (SPI_flag='1')then
        fsm_spi<=start;
        end if;
    when start =>
                               --------start Bedienung-----------
        LEDR(9 downto 6)<="0010";
              fsm_spi<=send_addr;
        FPGA_I2C_SDAT<='0';
    when stop =>
                               --------- stop Bedienung ------------
        LEDR(9 downto 6)<="1010";
                    FPGA_I2C_SDAT<='1';
        fsm_spi<=sby;

        spi_clk_en<='0';

    when others=>NULL;
  end case;
 end if;
end process;
  
  

 
 process(clk_SPI)
 begin
 if rising_edge(clk_SPI) and single_shot='1' then
  single_shot<='0';
  if (KEY(0)='0' ) then ----wake up from stand by 
  SPI_flag<='1';
  data_H<="0000110";
  data_L<="001101010";
  elsif (KEY(1)='0' ) then---DSP mode,16 bit, data at 2nd BLCK, slave mode
  SPI_flag<='1';
  data_H<="0000110";
  data_L<="000010011";
  elsif (KEY(2)='0') then---activ control
  SPI_flag<='1';
  data_H<="0001001";
  data_L<="111111111";
  elsif (KEY(3)='0' AND SW(0)='0') then---remove mute
  SPI_flag<='1';
  data_H<="0000000";
  data_L<="100010111";
  elsif (KEY(3)='0' AND SW(0)='1') then---reset
  SPI_flag<='1';
  data_H<="0001111";
  data_L<="000000000";
  end if;
 
 end if;
 
 
 if rising_edge(clk_SPI) and single_shot='0' then
 SPI_flag<='0';
 end if;
 
 if rising_edge(clk_SPI) and KEY="1111" then
 single_shot<='1';
 end if;
 end process;
 

end main;

P.S.

Ich habe schon sein mehr als einem Jahr nichts mit FPGA/VHDL gemacht, 
könnte sein dass ich irgendwas fundamentales vergessen/übersehen habe.

[Ben (Gast)]

DE-10 mir W8731? Meinst du das DE-1 Bord mit Cyclone 2?

[GS (chromosoma)]

Nein, ich meine DE10-Standard:)


http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&No=1102

[KJlaus (Gast)]

Böser K. schrieb:
> Ist der letzter Bit ein '1', so wartet I2C Controller ewig auf ACK...

Ich versteh zwar nichts von VHDL, aber "warten auf ACK" kann es bei I2C 
nicht geben. Der Master taktet 8 mal und schiebt dabei ein Byte auf SDA 
raus. Dann macht er den 9ten Takt und liest dabei SDA ein. Da kann es 
kein "warten" geben, er bestimmt den Takt. Und wenn der Pegel von SDA 
vom letzten ausgegebenen Bit abhängt, fehlt der Pullup an SDA. Der muß 
klein genug sein, daß er in einer halben Bitzeit auch gegen die 
Kapazität der Signalleitung ein HIGH erzeugt.

MfG Klaus

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Böser K. schrieb:
> if rising_edge(cloCK_50) then
>   ---------------SPI clock----------------------
>     if(spi_presc<5000)then
>     spi_presc<=spi_presc+1;
>     else
>     Clk_SPI<=not CLK_SPI;
>     spi_presc<=0;
>     end if;
So werden im FPGA keine Takte erzeugt, auf die mit 'event (aka 
rising_edge() oder falling_edge()) reagiert wird. Warum verwendest du 
nicht Clock-Enables wie der Rest der Welt?

> Hier ist mein beschiedener, selbst  geschriebener I2C Controller:
> FPGA_I2C_SDAT<='Z';
>           if(FPGA_I2C_SDAT='0')then
>             fsm_spi<=data_low;
>           end if;
Und die Testbench? Gibt die an der richtigen Stelle ein ACK zurück? 
Offenbar nicht, denn da ist nur ein 'Z' zu sehen...

Und natürlich darfst du, wenn du als 9. Bit kein ACK bekommst nicht 
einfach bis zum nächsten "low" stehen bleiben, sondern musst dann die 
Übertragung beenden und nochmal von vorn beginnen.

[Achim S. (Gast)]

Neben den schon erwähnten Mängeln noch ein Hinweis zu

Böser K. schrieb:
> Es gibt zwar
> ein ACK, aber nur wenn der letzter gesendeter Bit ein '0' ist.

Du setzt bei der selben Taktflanke SDA auf Z und fragst das Acknowledge 
ab. Mit der Abfrage erwischst du noch den "alten" Wert von SDA vor der 
Taktflanke (also die '0', die du selbst zuvor getrieben hast).

Böser K. schrieb:
> when ack1=>
>                 ------------warte auf ACK-------------------
>         LEDR(9 downto 6)<="0100";
>         FPGA_I2C_SDAT<='Z';
>         if(FPGA_I2C_SDAT='0')then
>         fsm_spi<=data_high;
>         end if;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Achim S. schrieb:
> Du setzt bei der selben Taktflanke SDA auf Z und fragst das Acknowledge
> ab. Mit der Abfrage erwischst du noch den "alten" Wert von SDA vor der
> Taktflanke
Stimmt, und deshalb ist beim I2C durchaus definiert, wann man die Pegel 
wechseln und abfragen darf. Jedenfalls niemals mit der Taktflanke...

Quelle: http://www.nxp.com/documents/user_manual/UM10204.pdf

[GS (chromosoma)]

Ok, ich bin doof, jetzt läuft alles. Die SDA ändere ich jetzt so wie im 
Datenblatt, außerdem war die STOP Bedienung falsch realisiert, da fehlte 
noch ein Takt.

Vielen dank für die Hilfe.