Hallo, für einen AD-Wandler (Asahi Kashei AK5388AEQ) benötige ich einen Phase Locked Loop, der sich für den Fall, dass der AD als Slave angesprochen wird, auf die Taktfrequenz des Masters einlockt. (Master-Frequenzen sind von rund 10Mhz bis 25Mhz) Jetzt hab ich schon einige Schaltungen gesehen, in denen so eine PLL-Schaltung mit mehreren IC´s und drumherum aufgebaut wird. Jetzt meine Frage: Gibt es IC´s, die schon alles integriert haben, bzw. wie nennt man die dann, bzw. welche könnt ihr empfehlen ?? Also einen kompletten PLL-IC, an den ich nur mehr den Referenzoszillator hängen brauch, und das war´s. Danke schon mal im Voraus, LG Felix
Felix schrieb: > Hallo, für einen AD-Wandler (Asahi Kashei AK5388AEQ) benötige ich einen > Phase Locked Loop, der sich für den Fall, dass der AD als Slave > angesprochen wird, auf die Taktfrequenz des Masters einlockt. > (Master-Frequenzen sind von rund 10Mhz bis 25Mhz) Den Master-Clock stellst du doch extern zur Verfügung. Da sollte doch ein einfacher Draht zum Slave reichen ;-)
Ich hatte leider übersehen zu erwähnen, dass der AD nicht nur einen MasterClock, sondern auch einen BitClock und einen WordClock(LRClock) benötigt... Danke, LG
Wer empfängt denn die Daten die der ADC liefert, wenn man Ihm die Takte vorgibt? Wenn es ein FPGA oder DSP ist, sollte es doch nciht so schwer sein die Clocks zuliefern..
blubb schrieb: > Wer empfängt denn die Daten die der ADC liefert, wenn man Ihm die Takte > vorgibt? Ich weiß zwar nicht, warum das benötigt wird, was nach dem AD passiert, aber das digitalisierte Signal nach dem AD empfangen zwei SPDIF-Treiber (2 * AK4101A). Die drei verschiedenen Clocks benötigt aber nur der AD-Wandler... und der MasterClock kommt extern über einen BNC-Buchse herein. Von dem ClockSignal müssen die 3 Clocks(MCLK, BICK, RLCK) abgeleitet werden...wobei MCLK vom Eingangssinal übernommen wird. Hersteller wie TI empfehlen aber, laut ihrem Datenblatt einen PLL zu nehmen...wobei ich auch nicht sicher weiß warum, denn schließlich braucht der hereinkkommende Clock nur mit einem bestimmten Faktor (256) dividiert werden, und schon hat man den BICK, und so ähnlich mit dem RLCK. Ist da eine Phase-Locked-Loop-Schaltung nicht ein bisschen "oversized" ? Nur würde ich ansonsten gerne dafür einfache Prescaller bzw. ClockDivider verwenden. Aber TI empfehlt eine PLL-Schaltung...weiß der Teufel
Hallo, Wenn ich bei TexasInstruments im Bereich Audio die Datenblätter mancher AD-Wandler ansehe, wird dort empfohlen, die jeweiligen Clocks, die so ein AD braucht, also MasterClock, BitClock und Wordclock mittels einer PLL-Schleife zu erzeugen. Wenn ich aber bereits einen MasterClock mit der richtigen Frequenz von einem externen Gerät bekomme, warum sollte ich dann nicht einfach einen Clockprescaller bzw. Teiler verwenden, um auf die anderen Clocks wie BitClock etc. zu kommen ? Warum sollte man PLL-Schleifen verwenden ? Schließlich wird das hereinkommende Clocksignal so wie es ist übernommen. Nur einmal wird ein Prescaller mit Faktor 256, und einmal mit 48 dazwischengeschaltet. Was ist also der Sinn einer PLL ? Danke schon mal im Voraus, LG Felix
Felix schrieb: > Was ist also der Sinn einer PLL ? Um einen Jitter auf dem Takt zu entfernen, der je nach Übertragunsmedium zum Wandler auftritt. Gerade die im Consumerbereich gerne verwendeten optischen Wandler haben dieses Problem gerne.
Allenfalls moechte man keinen externen Clock zum nur-Herunterteilen, da zb der Teilerfaktor nicht passt. Allenfalls moechte man sich an die bevorzugten Sampling Frequenzen halten. Nehmen wir einen Audioclock von 96kHz. Ich hab aber vom Controller nur zB 8MHz. Passt leider nicht mit einem Teiler. Und anstelle von 96kHz moechte man nicht mit 128kHz arbeiten. In all diesen Faellen verwendet man einen PLL, der schafft das.
Felix schrieb: > Ist da eine Phase-Locked-Loop-Schaltung nicht ein bisschen "oversized" ? > > Nur würde ich ansonsten gerne dafür einfache Prescaller bzw. > ClockDivider verwenden. Je nach Teilerrate für die jeweiligen Clocks kann es zu Jitter kommen. Die PLL erzeugt einen, bis auf das Phasenrauschen, jitterfreien Takt.
Hi alle zusammen, Ich habe eine Frage. Und zwar im Audiobereich: Um einen AD-Wandler (AK5388AEQ) anzusprechen, benötige ich 3 verschiedene Clock-Signale. 1.) MCLK (MasterClock) 2.) BICK (BitClock) 3.) LRCK (WordClock) Den MasterClock bekomme ich von einem externen BNC-Anschluss herein, und den kann der A/D Wandler 1:1 übernehmen. (Er ist im Falle von einer Samplingfrequenz von 48kHz um den Faktor 256(Norm) aufmoduliert.) D.h. seine Frequenz = 48.000 * 256 = 12,288 Mhz Den BitClock bekomme ich, in dem ich ich die Samplingfrequenz von 48 kHz mit der Bittiefe (24 Bit für Links , 24 Bit für Rechts), also insgesamt 48 multipliziere. Der wäre dann 48.000 * 48 = 2,304 Mhz Jetzt mein Problem: Ich habe als "Ursprung" nur dem MasterClock zur Verfügung. Um von MasterClock auf den BitClock zu kommen, müsste ich aber den MasterClock durch 5,33 periodisch teilen. (MCLK / BICK = 12,88/2,304 = 5,333) Da wären jetzt 2 Lösungsansätze: 1.) PLL - Schaltung, um den krummen Teiler genau auszuregeln. 2.) Den MasterClock mit einen Clockdivider zuerst durch 256 zu dividieren (dann wäre ich wieder bei der nativen Samplingfrequenz), und dann mit der Auflösung (2*24 Bit) zu multiplizieren. Also anschließend mit einem Clockmultiplier mal 48 nehmen. Jetzt meine Frage. Sind dann sofern ich den MCLK direkt übernehme, aber den Bitclock durch zwei Clock-Prescaler durchjage, beide noch am Ende genau Phasengleich (halt um den Faktor der division Berücksichtigt) ? Sind diese IC´s also so flott, dass ich ein Signal durch zwei Prescaler durchjagen kann, sodass sie nachher immer mit dem ursprünglich nicht veränderten MasterClock noch zusammenspielen ohne Latenzen ? Danke vielmals, mfg Felix
Benutze den Wandler doch einfach im Master-Mode. Dann erzeugt er dir BCLK und LRCLK.
Wieviel Threads willst du denn noch zu deiner Taktaufbereitung aufmachen?
Forist schrieb: > Wieviel Threads willst du denn noch zu deiner Taktaufbereitung > aufmachen? Tatsächlich, einer reicht, ich hab die mal zusammengeführt...
Moin, Kleiner Superspezialtipp: Einfach mal sagen, was du da genau vorhast und welche Chipse du da beteiligen willst. An was willst du denn den AK5388AEQ oder welchen AD-Wandler auch immer mit seinem I2S Bus dranhaengen? Sollen da dann noch mehr Kanaele AD oder auch DA gewandelt werden? Welche Audiosamplingfrequenzen willst du unterstuetzen, etc. bla. Dann wirds wahrscheinlich ziemlich simpel. Gruss WK
Joe F. schrieb: > Benutze den Wandler doch einfach im Master-Mode. Dann erzeugt er dir > BCLK und LRCLK Ui, des Rätsels Lösung....danke vielmals...bin leider von dem Irrglauben ausgegangen, dass, sobald man einen externen Clock zuführt,den AD somit als Slave betreibt. In Wirklichkeit braucht man den Slave nur beim Kaskadieren. nochmals Danke, LG Felix
CMOS PLL: 4046, geht aber nur bis 2 MHz, deshalb musst Du Teiler vorschalten. Der enthält zwei PLL, der eine hat geringes Jitter und der andere ist rauscharm.
Felix, es genügt, wenn Du zu Deiner Fragestellung einen einzelnen Thread aufmachst.
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