Wie Internal Planes beschriften?

Altium schrieb:
> Gibt es hier eine einfach Lösung für das Problem?

Einfach bei Masselagen ein Feld für die Lagenbezeichnung aussparen (per 
restrict o.ä.). L2, L3 usw. genügt ja, ich mache das immer so, dass die 
Freiflächen alle übereinander liegen, und wenn der Platz reicht die 
Lagennummern neben- und untereinander, so dass man alle lesen kann, 
selbst wenn alle Lagen sichtbar sind.

Georg

Das ist korrekt für positive Lagen.
Er spricht hier aber Internal Planes an - dies sind negative Lagen!

Der T. schrieb:
> Er spricht hier aber Internal Planes an - dies sind negative Lagen!

Bei mir nicht. Früher mal hat man das so gemacht, heute macht man ein 
Template und rendert es. Und dabei bleiben gesperrte Bereiche ohne Cu.

Georg

Taz G. schrieb:
> Ausser natürlich für impedanzkontrolliert Routen.

Wieso das? Ein Massepolygon unterscheidet sich elektrisch in keiner 
Weise von einer als Plane definierten Masse-Lage. Oder kann das deine 
Software nicht berechnen?

Ich benutze nie etwas anderes als Cu-gefüllte Polygone, auch für GND- 
und VCC-Lagen, da habe ich Ausschnitte, Abstände usw. in der Hand. Ich 
weiss aber, dass manche Algorithmen für die Impedanzberechnung solche 
Flächen nicht mit einbeziehen. Das ist nicht unbedingt ein Fehler, aber 
ein ernster Mangel.

Georg

Taz G. schrieb:

> Richtig. Für die Impedanzberechnung braucht das Programm zwingend eine
> Plane. Ich weiß nicht was herauskommt wenn die Plane kein Kupfer enthält
> (z.B. Fill auf Plane), aber ich schätze es wird stur die hinterlegte
> Formel angewendet.

Die Leiterbahnen werden als planare Streifenleitungen modelliert. D.h. 
man geht für die Impedanzberechnung von einer unendlich ausgedehnten 
Massefläche aus.

Schon die durch den Leiterplattenrand bedingte Endlichkeit derselben 
verursacht Rechenfehler, weswegen man impedanzkontrollierte Leiterbahnen 
eher im Zentrum der Leiterplatte anordnet.

soul e. schrieb:
> Schon die durch den Leiterplattenrand bedingte Endlichkeit derselben
> verursacht Rechenfehler, weswegen man impedanzkontrollierte Leiterbahnen
> eher im Zentrum der Leiterplatte anordnet.

Das ist barer Unsinn. Nur was wenige mm rechts und links ist hat einen 
messbaren Einfluss. Und selbst wenn das stimmen würde, könnte man 
natürlich auch eine Konfiguration mit seitlich begrenzter Massefläche 
berechnen, macht aber niemand weil völlig unerheblich.

Georg

Hallo

Die Kupfer-Layer-Benennung mache ich immer wie im Bild angegeben.
Bei diesen Beispiel sind es acht Kupfer-Layer.

Nummer 1 ist immer der Top-Layer. Das wird auch m.E. bei jeden 
Leiterplattenhersteller verstanden.
Die letzte Nummer(Kupfer Bottom) immer gespiegelt.
Polygon Poor Cutout verwenden.
Lötstoppfreistellung auf beiden Seiten.

Der Vorteil: Wenn die PCB physisch vorhanden ist, kann man
die Nummern mit Gegenlicht lesen und somit auch kontrollieren ob alle 
Kupfer-Layer an der richtigen Position sind.

Liebe Grüße
Mike

Mike, du hast nicht verstanden um was es bei diesem Thread geht.
Es werden InternalPlanes behandelt - keine Polygone auf normalen Lagen.

@All:
Bei Altium ist dieses Verhalten bereits als Bug gemeldet und anerkannt.
Fix ist jedoch noch ausstehend..!

Schöne Grüße