Hallo,
aus bitterer Erfahrung beschrifte ich seit Jahren grundsätzlich alle
Lagen jeweils mit "TO" für TopOverlay, "TL" für TopLayer, "M1" für
MidLayer 1, usw..
Seither hatte ich keine Probleme mehr, dass der LP-Hersteller die Lagen
vertauschte.. ;-D
Mir ist jetzt gerade per Zufall aufgefallen, dass bei den Internal
Planes die Texte nicht ausgegeben werden. Ich hätte erwartet, dass diese
als negativ (also Schrift = kein Kupfer) integriert werden.
Das reelle Ergebnis mit AD17.0.11 sieht aber anders aus.. :-(
Gibt es hier eine einfach Lösung für das Problem?
Schöne Grüße
Altium schrieb:> Gibt es hier eine einfach Lösung für das Problem?
Einfach bei Masselagen ein Feld für die Lagenbezeichnung aussparen (per
restrict o.ä.). L2, L3 usw. genügt ja, ich mache das immer so, dass die
Freiflächen alle übereinander liegen, und wenn der Platz reicht die
Lagennummern neben- und untereinander, so dass man alle lesen kann,
selbst wenn alle Lagen sichtbar sind.
Georg
Der T. schrieb:> Er spricht hier aber Internal Planes an - dies sind negative Lagen!
Bei mir nicht. Früher mal hat man das so gemacht, heute macht man ein
Template und rendert es. Und dabei bleiben gesperrte Bereiche ohne Cu.
Georg
Meiner Meinung nach ein Bug -> das Text auf Planes nicht unterstützt
wird (auch invertierter Text geht nicht, getestet mit AD16.1.12 &
AD17.0.11).
Die einzige Möglichkeit sehe ich mit Tracks anstelle von Text.
PS: Ich weiß blöder Workaround aber was soll man machen wenn Text nicht
funktioniert ?
PPS: Ich benutze gar keine Planes sondern normale Signallagen auf die
ich Polygone lege. Ausser natürlich für impedanzkontrolliert Routen.
Taz G. schrieb:> Ausser natürlich für impedanzkontrolliert Routen.
Wieso das? Ein Massepolygon unterscheidet sich elektrisch in keiner
Weise von einer als Plane definierten Masse-Lage. Oder kann das deine
Software nicht berechnen?
Ich benutze nie etwas anderes als Cu-gefüllte Polygone, auch für GND-
und VCC-Lagen, da habe ich Ausschnitte, Abstände usw. in der Hand. Ich
weiss aber, dass manche Algorithmen für die Impedanzberechnung solche
Flächen nicht mit einbeziehen. Das ist nicht unbedingt ein Fehler, aber
ein ernster Mangel.
Georg
Georg schrieb:> Oder kann das deine> Software nicht berechnen?
Richtig. Für die Impedanzberechnung braucht das Programm zwingend eine
Plane. Ich weiß nicht was herauskommt wenn die Plane kein Kupfer enthält
(z.B. Fill auf Plane), aber ich schätze es wird stur die hinterlegte
Formel angewendet. (Es findet keine 3D Modellbildung über finite
Elemente statt)
Taz G. schrieb:> Richtig. Für die Impedanzberechnung braucht das Programm zwingend eine> Plane. Ich weiß nicht was herauskommt wenn die Plane kein Kupfer enthält> (z.B. Fill auf Plane), aber ich schätze es wird stur die hinterlegte> Formel angewendet.
Die Leiterbahnen werden als planare Streifenleitungen modelliert. D.h.
man geht für die Impedanzberechnung von einer unendlich ausgedehnten
Massefläche aus.
Schon die durch den Leiterplattenrand bedingte Endlichkeit derselben
verursacht Rechenfehler, weswegen man impedanzkontrollierte Leiterbahnen
eher im Zentrum der Leiterplatte anordnet.
soul e. schrieb:> Schon die durch den Leiterplattenrand bedingte Endlichkeit derselben> verursacht Rechenfehler, weswegen man impedanzkontrollierte Leiterbahnen> eher im Zentrum der Leiterplatte anordnet.
Das ist barer Unsinn. Nur was wenige mm rechts und links ist hat einen
messbaren Einfluss. Und selbst wenn das stimmen würde, könnte man
natürlich auch eine Konfiguration mit seitlich begrenzter Massefläche
berechnen, macht aber niemand weil völlig unerheblich.
Georg
soul e. schrieb:> Schon die durch den Leiterplattenrand bedingte Endlichkeit derselben> verursacht Rechenfehler,
Oder was ich immer wieder bei Kollegen sehe, wenn man ein Polygon mit
kleinem Abstand um die Leitung legt. Also wenn man aus Microstrip eine
Coplanar Leitung macht, was das Programm nicht unterscheidet. Programm
hat nur Formeln für Microstrip und Stripline noch nicht mal für
asymetrisch Stripline hinterlegt (s. Impedance Calculation im
LayerStackManager).
Hallo
Die Kupfer-Layer-Benennung mache ich immer wie im Bild angegeben.
Bei diesen Beispiel sind es acht Kupfer-Layer.
Nummer 1 ist immer der Top-Layer. Das wird auch m.E. bei jeden
Leiterplattenhersteller verstanden.
Die letzte Nummer(Kupfer Bottom) immer gespiegelt.
Polygon Poor Cutout verwenden.
Lötstoppfreistellung auf beiden Seiten.
Der Vorteil: Wenn die PCB physisch vorhanden ist, kann man
die Nummern mit Gegenlicht lesen und somit auch kontrollieren ob alle
Kupfer-Layer an der richtigen Position sind.
Liebe Grüße
Mike
Mike, du hast nicht verstanden um was es bei diesem Thread geht.
Es werden InternalPlanes behandelt - keine Polygone auf normalen Lagen.
@All:
Bei Altium ist dieses Verhalten bereits als Bug gemeldet und anerkannt.
Fix ist jedoch noch ausstehend..!
Schöne Grüße
Irgendwie ging das auch, wenn man einen Fill über den Text legt.
Ich arbeite allerdings nur noch ungerne mit Planes in Altium.
Z.B. hatte mich das auch mit der Lagenbeschriftung geärgert.
Ich hatte aber auch schon öfter Probleme mit der Zuweisung von Netzen
wenn mehrere Planes auf einem Plane-Layer waren.
Ich definiere mir Plane-Layer fast ausschließlich als Signal-Layer und
pack dort dann Polygon-Pours hin.
Eine eigene Frage?
Dieser Thread ist über 9 Jahre alt.
Stell sie in einem eigenen Thread – dort lesen mehr Leute mit, und sie wird öfter und schneller beantwortet.
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Ergebnis.png
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