Hallo zusammen
In einem Verilog-Programm nutze ich die Megafuntion scFIFO. Das
Schreiben funktioniert einwandfrei. Das Ergebnis beim Auslesen kann ich
aber nicht nachvollziehen.
In meinem Programm wird zuerst scFIFO initialisiert und der Fifo
beschrieben.
Im always-Block wird der FIFO dann auf zwei Arten ausgelesen:
1.) Zuerst FIFO füllen und anschließend alles auf einmal auslesen
2.) FIFO füllen und sofort auslesen.
Verilog-Code:
1 | scfifo scFIFO(.clock(clk),.sclr(FifoClr), .rdreq(scFIFO_rdreq), .wrreq(scFIFO_wrreq), .data(FIFO_DATAIN), .empty(scFIFO_empty), .q(scFIFO_q), .full(scFIFO_full));
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2 | defparam
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3 | scFIFO.add_ram_output_register = "OFF",
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4 | scFIFO.intended_
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5 | device_family = "Cyclone",
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6 | scFIFO.lpm_numwords = 16384,
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7 | scFIFO.lpm_showahead = "ON",
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8 | scFIFO.lpm_type = "scFIFO",
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9 | scFIFO.lpm_width = 8,
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10 | scFIFO.overflow_checking = "ON",
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11 | scFIFO.underflow_checking = "ON",
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12 | scFIFO.use_eab = "ON";
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13 |
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14 |
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15 | reg StartReading; // Start Auslesen FIFO
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16 | always @(posedge FIFO_CLK)
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17 | begin
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18 | if ((~scFIFO_empty)&& (StartReading != 0))
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19 | begin
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20 | scFIFO_rdreq <= 1; // FIFO lesen
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21 | sDebug[Index] <= scFIFO_q; // FIFO-Daten schreiben
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22 | Index <= Index + 1; // Index inkrementieren
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23 | end
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24 | else
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25 | begin
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26 | scFIFO_rdreq <= 0;
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27 | end
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28 | end
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Ergebnis Fall1 : Fifo mit 6 Byte 65 4 0 0 0 80 füllen und anschließend
alle Bytes auf einmal lesen
Ergebnis:
Dbg 0 65
Dbg 1 65
Dbg 2 04
Dbg 3 00
Dbg 4 00
Dbg 5 00
Dbg 6 80
Dbg 7 00
Dbg 8 00
Dbg 9 00
Dbg 10 00
....
Erstes Zeichen wird doppelt gelesen..
Ergebnis Fall 2: Fifo füllen und sofort wenn ein neues Zeichen im FIFO
verfügbar wieder auslesen.
Ergebnis:
Dbg 0 65
Dbg 1 65
Dbg 2 04
Dbg 3 04
Dbg 4 00
Dbg 5 00
Dbg 6 00
Dbg 7 00
Dbg 8 00
Dbg 9 00
Dbg 10 80
Dbg 11 80
Dbg 12 00
Dbg 13 00
....
Wie man sieht werden alle Zeichen werden doppelt gelesen.
In beiden Fällen ist das Ergebnis nicht zufriedenstellend.
Wo liegen bitte Fehler im Code?
Vielen Dank
Geri